由买买提看人间百态

boards

本页内容为未名空间相应帖子的节选和存档,一周内的贴子最多显示50字,超过一周显示500字 访问原贴
EE版 - 面试问题
相关主题
问几个基础的数电问题Xilinx FPGA Timing Analysis老是过不了,怎么办呢?
需要一个high power,high current的pulse generator,哪里能找到?D flip flop
how can we achieve 50% duty cycle from a non-50% clock请问各位大侠:涉及到SRAM的数字电路设计需要注意什么?
What happens if we delay the enabling of Clock signal?请教一个电路设计的问题
这个方向怎么样请教大家一个VHDL和VERILOG的问题
请教两个synchronizer的问题有了解injection lock的吗
Design Compiler .sdf文件问题请问做VLSI及time tree有前途没有?
Quartus II的Timing Analyzer求教为什么导师搞的VLSI研究跟我想象的完全不同
相关话题的讨论汇总
话题: duty话题: cycle话题: 50%话题: divided话题: 时钟
进入EE版参与讨论
1 (共1页)
a*****8
发帖数: 261
1
怎么实现一个时钟:divided by 3?
有很多回答,哪个是正确的?
c********e
发帖数: 1209
2
画波形图
t***s
发帖数: 1247
3
怎么画?

【在 c********e 的大作中提到】
: 画波形图
c********e
发帖数: 1209
4
你的DUTY是50%吗?
你选1个上升沿一个下降沿采,然后取反相与。结合CLK画波形更直观。
网上你自己搜一下,很多。

【在 t***s 的大作中提到】
: 怎么画?
s*****t
发帖数: 987
5
duty cycle 不是50%?
c********e
发帖数: 1209
6
看要求吧,有些可以不是

【在 s*****t 的大作中提到】
: duty cycle 不是50%?
s*****t
发帖数: 987
7

duty cycle是50%咋弄出来的?

【在 c********e 的大作中提到】
: 看要求吧,有些可以不是
s***m
发帖数: 336
8
If duty cycle is 33.3% or 66.6%, just use a finite state machine. 3 states.
if duty cycle is 50%, google. You will find answer.
1 (共1页)
进入EE版参与讨论
相关主题
为什么导师搞的VLSI研究跟我想象的完全不同这个方向怎么样
问个verilog阻塞和非阻塞的问题请教两个synchronizer的问题
问个关于芯片测试的问题Design Compiler .sdf文件问题
最近在关注微软的软件无线电Sora,遇到几个问题,求大牛解答...Quartus II的Timing Analyzer求教
问几个基础的数电问题Xilinx FPGA Timing Analysis老是过不了,怎么办呢?
需要一个high power,high current的pulse generator,哪里能找到?D flip flop
how can we achieve 50% duty cycle from a non-50% clock请问各位大侠:涉及到SRAM的数字电路设计需要注意什么?
What happens if we delay the enabling of Clock signal?请教一个电路设计的问题
相关话题的讨论汇总
话题: duty话题: cycle话题: 50%话题: divided话题: 时钟