h*****i
发帖数: 1017 | 1 有一个时钟，周期是T，怎么设计一个电路产生一个T/4的时钟？
想了好久，想用delay,然后异或，但是我事先也不知道它的周期呀。
非常感谢！！ |
c*******h
发帖数: 4883 | 2 try pll
【在 h*****i 的大作中提到】
: 有一个时钟，周期是T，怎么设计一个电路产生一个T/4的时钟？
: 想了好久，想用delay,然后异或，但是我事先也不知道它的周期呀。
: 非常感谢！！
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t**o
发帖数: 1030 | 3 delay和异或肯定是不行的啊，你必须先知道T才能这样做啊
【在 h*****i 的大作中提到】
: 有一个时钟，周期是T，怎么设计一个电路产生一个T/4的时钟？
: 想了好久，想用delay,然后异或，但是我事先也不知道它的周期呀。
: 非常感谢！！
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c*******l
发帖数: 4801 | 4 两个二分时钟不行吗？或者我根本没理解？
【在 h*****i 的大作中提到】
: 有一个时钟，周期是T，怎么设计一个电路产生一个T/4的时钟？
: 想了好久，想用delay,然后异或，但是我事先也不知道它的周期呀。
: 非常感谢！！
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e*****m
发帖数: 320 | 5 你这样不久变成4T了么？
【在 c*******l 的大作中提到】
: 两个二分时钟不行吗？或者我根本没理解？
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j***j
发帖数: 324 | 6 PLL or DLL.
【在 h*****i 的大作中提到】
: 有一个时钟，周期是T，怎么设计一个电路产生一个T/4的时钟？
: 想了好久，想用delay,然后异或，但是我事先也不知道它的周期呀。
: 非常感谢！！
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c******h
发帖数: 454 | 7 use dll align its negative edge with positive edge. The dll delay is 2n
arcitecture. the phase diff is 180 now. take the signal in the middle, the
the phase diff is 90 now. XOR the two signals, u get T/2. Do one more time,
u get T/4.
maybe there is better idea.
【在 h*****i 的大作中提到】
: 有一个时钟，周期是T，怎么设计一个电路产生一个T/4的时钟？
: 想了好久，想用delay,然后异或，但是我事先也不知道它的周期呀。
: 非常感谢！！
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j***j
发帖数: 324 | 8 en, althrough it is not the precisely T/4, but should be OK for normal
application.
but make sure the delay line can be locked, which means you should know T is
in some range so that you know how many delay cells you should put in the
delay line.
,
【在 c******h 的大作中提到】
: use dll align its negative edge with positive edge. The dll delay is 2n
: arcitecture. the phase diff is 180 now. take the signal in the middle, the
: the phase diff is 90 now. XOR the two signals, u get T/2. Do one more time,
: u get T/4.
: maybe there is better idea.
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l***g
发帖数: 1035 | 9 i don't think clock can gurantee 50% duty ratio. if clock doesn't change, pl
l should work.
【在 h*****i 的大作中提到】
: 有一个时钟，周期是T，怎么设计一个电路产生一个T/4的时钟？
: 想了好久，想用delay,然后异或，但是我事先也不知道它的周期呀。
: 非常感谢！！
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f*****n
发帖数: 646 | 10 为啥都搞的这么复杂, 难道两个D flip-flop不能解决问题?
【在 h*****i 的大作中提到】
: 有一个时钟，周期是T，怎么设计一个电路产生一个T/4的时钟？
: 想了好久，想用delay,然后异或，但是我事先也不知道它的周期呀。
: 非常感谢！！
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f*****n
发帖数: 646 | 11 这和duty cycle无关啊, 搂主没说原来的duty cycle, 也不要求新的clock的duty
cycle
直接count上升或下降沿就可以解决问题了
pl
【在 l***g 的大作中提到】
: i don't think clock can gurantee 50% duty ratio. if clock doesn't change, pl
: l should work.
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l*******l
发帖数: 10 | 12 人是四倍频,不是四分频....
【在 f*****n 的大作中提到】
: 为啥都搞的这么复杂, 难道两个D flip-flop不能解决问题?
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f*****n
发帖数: 646 | 13 oh.....没看明白, 汗...
【在 l*******l 的大作中提到】
: 人是四倍频,不是四分频....
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b***r
发帖数: 149 | 14 PLL
【在 h*****i 的大作中提到】
: 有一个时钟，周期是T，怎么设计一个电路产生一个T/4的时钟？
: 想了好久，想用delay,然后异或，但是我事先也不知道它的周期呀。
: 非常感谢！！
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h*****i
发帖数: 1017 | 15 看来只有DLL了，我在网上也找不到DLL的 verilog codes.请问哪位有呀？非常感谢，
急用呀。 |
j***j
发帖数: 324 | 16 xilinx 有现成的模块＆code 。。。
【在 h*****i 的大作中提到】
: 看来只有DLL了，我在网上也找不到DLL的 verilog codes.请问哪位有呀？非常感谢，
: 急用呀。
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c*******l
发帖数: 4801 | 17 哈哈。我难怪觉得怎么有问题，thanks thanks
【在 e*****m 的大作中提到】
: 你这样不久变成4T了么？
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