g****v
发帖数: 971 | 1 有没有软件把verilog转成等式的。最好是开源的，商业的也行。
谢谢。 |
a*****u
发帖数: 157 | 2 don't understand
什么叫把VERILOG转化成等式啊。。 |
g****v
发帖数: 971 | 3 不好意思没写清楚。
比如：
verilog (可能语法不正确):
c[7:0]=a[7:0] ^ b[7:0];
然后转化成等式：
c[7]=a[7]^b[7];
c[6]=a[6]^b[6];
c[5]=a[5]^b[5];
...
谢谢了。 |
c****p
发帖数: 6474 | |
g****v
发帖数: 971 | 5 Python可以parse verilog么？对python不是很熟悉。
谢谢
【在 c****p 的大作中提到】
: 做CAD的应该还有优化吧。。
|
h*******o
发帖数: 778 | 6 why you need that? in this case: c = a ^ b is okay. It's bitwise XOR.
不好意思没写清楚。
比如：
verilog (可能语法不正确):
c[7:0]=a[7:0] ^ b[7:0];
然后转化成等式：
c[7]=a[7]^b[7];
c[6]=a[6]^b[6];
c[5]=a[5]^b[5];
...
谢谢了。
【在 g****v 的大作中提到】
: 不好意思没写清楚。
: 比如：
: verilog (可能语法不正确):
: c[7:0]=a[7:0] ^ b[7:0];
: 然后转化成等式：
: c[7]=a[7]^b[7];
: c[6]=a[6]^b[6];
: c[5]=a[5]^b[5];
: ...
: 谢谢了。
|
g****v
发帖数: 971 | 7 Because I need transform verilog to EQN format which can be further handled
by my own algorithm.
Thanks.
【在 h*******o 的大作中提到】
: why you need that? in this case: c = a ^ b is okay. It's bitwise XOR.
:
: 不好意思没写清楚。
: 比如：
: verilog (可能语法不正确):
: c[7:0]=a[7:0] ^ b[7:0];
: 然后转化成等式：
: c[7]=a[7]^b[7];
: c[6]=a[6]^b[6];
: c[5]=a[5]^b[5];
|
