m*********0
发帖数: 17 | 1 希望这里有大侠不吝指教。
正做一个1-bit Complex Quadradure Delta-Sigma ADC(Continuous-time 5-order),
用于无线. 已经完成了单channel的低通ADC设计, 可以达到~65dB SNR. 现准备加上
Coupling转换成带通Quadrature,碰到一些问题：
1）SNR degradation. 本以为低通到带通转换不会损失多少SNR, 可转换后降低了~30dB
. 不知道主要问题在哪儿。
2）看到几个Modulators输出饱和，但很难用Matlab去Rescale系数。好像Richard's
Toolbox只提供Discrete-time Rescaling, 对于Continuous-time的比较难办。特别这
个是Complex的双Channels.
3)没想通Excess Loop Delay. 感觉我的Loop Delay 已经是好多个时钟周期了，难道要
控制Excess Loop Delay到小于一个时钟周期(<10%?) 还有就是觉得Loop就像个Ring
Oscillator, 即使无信号输入也会震荡。理论上如此吗？
4)不知道5-order Single-bit CT 能达到多大的SNR? (有篇Paper称能到80dB, 但我看
测量的频谱，只有45dB左右。找作者确认了几次，最后他也承认了）
5)VREF 应该怎么选择？1.8V 的电源电压，但好像用0.9V就饱和了。
多谢！！ | M******r
发帖数: 221 | 2 1）检查一下你的整个loop是stable的吗？如果不stable，snr drop 30dB就很正常了；
2）你从DT转到CT，应该可以算出对应CT的系数；
3）ELP是指从quantizer clock到dac feedback之间的delay，不是整个loop delay。这
个通常做法是
在quantizer之前加个额外的feedback path做compensation；
4）最好不要做high order(>=4） single bit的架构，这个即使你transistor level仿
真的时候可以
稳定，真正tape out回来很容易就不stable了；
30dB
【在 m*********0 的大作中提到】
: 希望这里有大侠不吝指教。
: 正做一个1-bit Complex Quadradure Delta-Sigma ADC(Continuous-time 5-order),
: 用于无线. 已经完成了单channel的低通ADC设计, 可以达到~65dB SNR. 现准备加上
: Coupling转换成带通Quadrature,碰到一些问题：
: 1）SNR degradation. 本以为低通到带通转换不会损失多少SNR, 可转换后降低了~30dB
: . 不知道主要问题在哪儿。
: 2）看到几个Modulators输出饱和，但很难用Matlab去Rescale系数。好像Richard's
: Toolbox只提供Discrete-time Rescaling, 对于Continuous-time的比较难办。特别这
: 个是Complex的双Channels.
: 3)没想通Excess Loop Delay. 感觉我的Loop Delay 已经是好多个时钟周期了，难道要
| m*********0
发帖数: 17 | 3 谢谢指点。
很多节点状态稍微饱和，所以distortion很高。但这会增加noise floor 吗？
我检查过frequency response, loop大约有30度phase margin. 但不知ELD加上后会不
会造成stability问题?
2）你从DT转到CT，应该可以算出对应CT的系数
我用的toolbox转到CT，虽然DT已经Scale过了，CT还是有饱和问题。
【在 M******r 的大作中提到】
: 1）检查一下你的整个loop是stable的吗？如果不stable，snr drop 30dB就很正常了；
: 2）你从DT转到CT，应该可以算出对应CT的系数；
: 3）ELP是指从quantizer clock到dac feedback之间的delay，不是整个loop delay。这
: 个通常做法是
: 在quantizer之前加个额外的feedback path做compensation；
: 4）最好不要做high order(>=4） single bit的架构，这个即使你transistor level仿
: 真的时候可以
: 稳定，真正tape out回来很容易就不stable了；
:
: 30dB
| d****6
发帖数: 971 | 4 搬小板凳搭车坐着看。。。
30dB
【在 m*********0 的大作中提到】
: 希望这里有大侠不吝指教。
: 正做一个1-bit Complex Quadradure Delta-Sigma ADC(Continuous-time 5-order),
: 用于无线. 已经完成了单channel的低通ADC设计, 可以达到~65dB SNR. 现准备加上
: Coupling转换成带通Quadrature,碰到一些问题：
: 1）SNR degradation. 本以为低通到带通转换不会损失多少SNR, 可转换后降低了~30dB
: . 不知道主要问题在哪儿。
: 2）看到几个Modulators输出饱和，但很难用Matlab去Rescale系数。好像Richard's
: Toolbox只提供Discrete-time Rescaling, 对于Continuous-time的比较难办。特别这
: 个是Complex的双Channels.
: 3)没想通Excess Loop Delay. 感觉我的Loop Delay 已经是好多个时钟周期了，难道要
| M******r
发帖数: 221 | 5 你现在还在behavioral simulation阶段吗？ELD要在这个时候就放到feedback loop里
去仿真，看看你
的系统能承受多大的ELD。这个过大，你的loop肯定不稳定。
【在 m*********0 的大作中提到】
: 谢谢指点。
: 很多节点状态稍微饱和，所以distortion很高。但这会增加noise floor 吗？
: 我检查过frequency response, loop大约有30度phase margin. 但不知ELD加上后会不
: 会造成stability问题?
: 2）你从DT转到CT，应该可以算出对应CT的系数
: 我用的toolbox转到CT，虽然DT已经Scale过了，CT还是有饱和问题。
| m*********0
发帖数: 17 | 6 I am running both behavioral and transistor-level. Actually I see problem
with even behavioral level. Once cross-coupling is added, the SNR is
degraded a lot. In theory, it should keep SNR after transformed from low-
pass to band-pass.
【在 M******r 的大作中提到】
: 你现在还在behavioral simulation阶段吗？ELD要在这个时候就放到feedback loop里
: 去仿真，看看你
: 的系统能承受多大的ELD。这个过大，你的loop肯定不稳定。
| m*********0
发帖数: 17 | 7 做了更多的Matlab模拟，发现LP到BP的转换好像不对。本来要想向右频移2MEG hz,结果
向左频移了2MEG hz.（结果成了更窄带宽的LP.我的IF大概3MEG hz). 我用的就是两个1
/s加上w0/-w0的交叉耦合，检查的是单个I通道的输出频谱。
百思不得其解。为什么频谱会左移而不是右移？I/Q输出是complex信号，检查一个通道
就行吗？还望大侠指点。
30dB
【在 m*********0 的大作中提到】
: 希望这里有大侠不吝指教。
: 正做一个1-bit Complex Quadradure Delta-Sigma ADC(Continuous-time 5-order),
: 用于无线. 已经完成了单channel的低通ADC设计, 可以达到~65dB SNR. 现准备加上
: Coupling转换成带通Quadrature,碰到一些问题：
: 1）SNR degradation. 本以为低通到带通转换不会损失多少SNR, 可转换后降低了~30dB
: . 不知道主要问题在哪儿。
: 2）看到几个Modulators输出饱和，但很难用Matlab去Rescale系数。好像Richard's
: Toolbox只提供Discrete-time Rescaling, 对于Continuous-time的比较难办。特别这
: 个是Complex的双Channels.
: 3)没想通Excess Loop Delay. 感觉我的Loop Delay 已经是好多个时钟周期了，难道要
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