a******e
发帖数: 80 | 1 我又加了一些细节在最后。谢谢
请教一个问题
关于不同length的transistor的Vt
我知道short channel effect，当channel length越来越小的时候，Vt也会越来越小。
textbook上说当channel足够长的时候，Vt就趋于稳定，与channel length无关了
但为什么我得到了如下的仿真结果（测试结果也是如此），length都到16um了，Vt还没
稳定，而且L越大，Vt的绝对值越小，趋势与教科书上讲的是反方向。
我得到的结果如下
一个PMOS transistor，如果W＝40um， L＝2um，那么Vt＝－0.879V，
一个PMOS transistor，如果W＝40um， L＝4um，那么Vt＝－0.847V，
一个PMOS transistor，如果W＝40um， L＝8um，那么Vt＝－0.820V，
一个PMOS transistor，如果W＝40um， L＝16um，那么Vt＝－0.806V
做测试的PMOS来自SOI process，transistor的minimum length是1.2um
哪位大虾讲一讲，或是介绍一个关于讲解这个现象的reference。谢谢了
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补充：
所有transistor的bias condtion都是一样的， body 接在source上（我用的是SOI）。我设计的是一个最简单的binary－weighted DAC （就是由很多不同权重的current mirror组成），但我没有scale transistor's width,而是scale transistor’s length。我测量的结果（from real silicon）是W/L产生的电流比2倍W/2L的电流要小。这个显然不是channel length modulation可以解释的了。用channel length modulation解释，得出的结果会正好相反。所以我试图从Vt variation上来解释，对Vt的仿真结果（文章最上方）也支持我的测量结果。但问题是怎么从理论上来解释。 |
s*****o
发帖数: 22187 | 2 Vds一致吗？是否由于DIBL（drain induced barrier lowering)？
【在 a******e 的大作中提到】
: 我又加了一些细节在最后。谢谢
: 请教一个问题
: 关于不同length的transistor的Vt
: 我知道short channel effect，当channel length越来越小的时候，Vt也会越来越小。
: textbook上说当channel足够长的时候，Vt就趋于稳定，与channel length无关了
: 但为什么我得到了如下的仿真结果（测试结果也是如此），length都到16um了，Vt还没
: 稳定，而且L越大，Vt的绝对值越小，趋势与教科书上讲的是反方向。
: 我得到的结果如下
: 一个PMOS transistor，如果W＝40um， L＝2um，那么Vt＝－0.879V，
: 一个PMOS transistor，如果W＝40um， L＝4um，那么Vt＝－0.847V，
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n*****a
发帖数: 313 | 3 Agree, I doubt this as well.
【在 s*****o 的大作中提到】
: Vds一致吗？是否由于DIBL（drain induced barrier lowering)？
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a******e
发帖数: 80 | |
s*****o
发帖数: 22187 | 5 能不能具体说一下如何进行的仿真（测试）？
【在 a******e 的大作中提到】
: 说有的bias condition都是一样的，
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a******e
发帖数: 80 | 6 在cadence里用foundry提供的model做的DC operating point仿真，
所有bias condition都固定，width也固定，然后做length的sweep
发现length越大，Vt越小，当然也不会无限小，到一定程度就饱和了
根据Sze那本semiconductor physics书里说的，不是应该length越小，Vt越小吗，
我现在的初步解释（不知道对错）是，Sze书里讨论的是short channel effect,都是几
十nm，或是百nm级的length。而我的transistor是high－voltage的，最小的channel
length都是1.2um。 |
s*******l
发帖数: 146 | 7 要看你怎么仿真，还有Vt是怎么定义的。
这个是什么工艺，minimum length 1.2 um。自己实验室的吗？你oxide多厚？ |
s*****o
发帖数: 22187 | 8 探讨一下：
1。bias condition相同是指：同样的Vgs Vds？还是同样的Vgs, Id？确定是饱和区吗？
2。一般model file里面，Vth0的值是按照L，W范围分区给出的，本身就是不同的，你
可以看一下。我对modeling也不熟，所以我也不好解释。design的时候Vth的绝对数字
并不是很关键，一般只要留足margin，知道不是subthreshold就好了。
3。为什么电流镜要做L的scale？这样不容易match啊。由于L不用导致ro不同，导致每一路的输出电阻不同，这样线性比较差。
【在 a******e 的大作中提到】
: 在cadence里用foundry提供的model做的DC operating point仿真，
: 所有bias condition都固定，width也固定，然后做length的sweep
: 发现length越大，Vt越小，当然也不会无限小，到一定程度就饱和了
: 根据Sze那本semiconductor physics书里说的，不是应该length越小，Vt越小吗，
: 我现在的初步解释（不知道对错）是，Sze书里讨论的是short channel effect,都是几
: 十nm，或是百nm级的length。而我的transistor是high－voltage的，最小的channel
: length都是1.2um。
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a******e
发帖数: 80 | 9 1。bias condition相同是指：同样的Vgs Vds？还是同样的Vgs, Id？确定是饱和区吗？
回答：所有transistor的gate，source，drain，body都是相同的，Id不同，理论上来
说，Id应该取决于W/L,当然还有别的因素。肯定是饱和区。
2。一般model file里面，Vth0的值是按照L，W范围分区给出的，本身就是不同的，你
可以看一下。我对modeling也不熟，所以我也不好解释。design的时候Vth的绝对数字
并不是很关键，一般只要留足margin，知道不是subthreshold就好了。
回答：嗯。这个我也了解。我现在是是想从理论的角度来解释是什么effect导致Vt不同
的。
3。为什么电流镜要做L的scale？这样不容易match啊。由于L不用导致ro不同，导致每
一路的输出电阻不同，这样线性比较差。
回答：没错，线性肯定差，这个我知道。但这个设计需要我们vary length，
application决定的。 |
a******e
发帖数: 80 | 10 这个是什么工艺，minimum length 1.2 um。自己实验室的吗？你oxide多厚？
回答：这个是0.6um的 silicon-on-insulator的工艺。但0.6um指的是5V的transistor
，我用的是工艺里的medium voltage transistor（可以tolerate 12V rating），这些
transistor的minimum length是1.2um。这是comerrical 的process。oxide多厚记不得
了，我现在身边没有proc spec。 |
s*****o
发帖数: 22187 | 11 我找到这个，似乎不同的L会影响doping，我没细看，希望对你有用
http://www.nsti.org/publications/JMSM/Vol2/No1/XZhou.pdf
吗？
【在 a******e 的大作中提到】
: 1。bias condition相同是指：同样的Vgs Vds？还是同样的Vgs, Id？确定是饱和区吗？
: 回答：所有transistor的gate，source，drain，body都是相同的，Id不同，理论上来
: 说，Id应该取决于W/L,当然还有别的因素。肯定是饱和区。
: 2。一般model file里面，Vth0的值是按照L，W范围分区给出的，本身就是不同的，你
: 可以看一下。我对modeling也不熟，所以我也不好解释。design的时候Vth的绝对数字
: 并不是很关键，一般只要留足margin，知道不是subthreshold就好了。
: 回答：嗯。这个我也了解。我现在是是想从理论的角度来解释是什么effect导致Vt不同
: 的。
: 3。为什么电流镜要做L的scale？这样不容易match啊。由于L不用导致ro不同，导致每
: 一路的输出电阻不同，这样线性比较差。
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m*******e
发帖数: 119 | 12 有可能是velocity saturation effect.因为你的bias voltage比较高，那些channel短
的可能有carrier velocity saturation,导致实际的Id降低，等效于Vt增加；channel
长的（比如10um)没有velocity saturation,这时Id与W/L成比例。这也解释为什么L很
大时，"Vt"就稳定下来，不再降低。你的这些channel长度和bias可能导致一部分L小的
器件受velocity saturation影响，一部分L大的器件不受velocity saturation影响。L
越小，由velocity saturation 导致的Id的降低越大。
你可以试试设比较低的Vgs 和 Vdsat，在很低电压的情况下，velocity saturation 也
许不会发生，这时Id会按W/L成比例变化。
其它可能的影响因素有：contact resistance (or series resistance) 和effective
channel length. Contact resistance 不会随L而改变，因此它对不同L的器件的电流
的影响是不一样的，L越小，受到contact resistance的影响越大；
MOSFET做好后，实际的L与设计的值可能有差异，导致实际的W/L不按你设计的变化。当
然Foundry可能已经考虑了这些因素，所以velocity saturation 的嫌疑最大。
你的L还都太长，不会出现short channel effect, 也不会有DIBL. |
m********e
发帖数: 585 | 13 How was Vt measured? There're different methods to measure Vt such as Vtlin
and Vtsat.
【在 a******e 的大作中提到】
: 我又加了一些细节在最后。谢谢
: 请教一个问题
: 关于不同length的transistor的Vt
: 我知道short channel effect，当channel length越来越小的时候，Vt也会越来越小。
: textbook上说当channel足够长的时候，Vt就趋于稳定，与channel length无关了
: 但为什么我得到了如下的仿真结果（测试结果也是如此），length都到16um了，Vt还没
: 稳定，而且L越大，Vt的绝对值越小，趋势与教科书上讲的是反方向。
: 我得到的结果如下
: 一个PMOS transistor，如果W＝40um， L＝2um，那么Vt＝－0.879V，
: 一个PMOS transistor，如果W＝40um， L＝4um，那么Vt＝－0.847V，
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l****o
发帖数: 184 | 14 same results when simulating 0.5um standard CMOS process. Some ref here for you: Operation and Modeling of The mos transistor Page 260-269. |
