q*******n
发帖数: 52 | 1 弱弱地问一下, 在实际电路中的情况...
谢谢. |
ET
发帖数: 10701 | 2 vdd..
buck - nwell,
source - p+
Vsource >Vbuck, V(p+n)>0.. u get consistent current between buck & source..
your gate won't control anything..
【在 q*******n 的大作中提到】
: 弱弱地问一下, 在实际电路中的情况...
: 谢谢.
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s*******y
发帖数: 4173 | 3 Normally, Pmos bulk is supposed to connect to Vdd.
【在 q*******n 的大作中提到】
: 弱弱地问一下, 在实际电路中的情况...
: 谢谢.
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c****s
发帖数: 2487 | 4 vdd多一些吧，除非像input diff pair这种对body effect比较敏感的地方
还有一个很实际的问题是面积
如果pmos都有自己的well整体就会肥大很多
【在 q*******n 的大作中提到】
: 弱弱地问一下, 在实际电路中的情况...
: 谢谢.
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ET
发帖数: 10701 | 5 问个简单问题，
single-ended nmos amplifer, 如果是current 用来biasing,
增加这个current, gain 增加还是减少？（saturation region)
这玩意，output resistance 用1/(lammda*Id)来看是减少的
gm=sqrt(kn(w/L)Id)是增加的，最后的增加还是减少难道不是还要看具体值？
【在 c****s 的大作中提到】
: vdd多一些吧，除非像input diff pair这种对body effect比较敏感的地方
: 还有一个很实际的问题是面积
: 如果pmos都有自己的well整体就会肥大很多
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x****g
发帖数: 2000 | 6 gain减小呀
【在 ET 的大作中提到】
: 问个简单问题，
: single-ended nmos amplifer, 如果是current 用来biasing,
: 增加这个current, gain 增加还是减少？（saturation region)
: 这玩意，output resistance 用1/(lammda*Id)来看是减少的
: gm=sqrt(kn(w/L)Id)是增加的，最后的增加还是减少难道不是还要看具体值？
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x****g
发帖数: 2000 | 7 嗯，独立的nwell很费面积
【在 c****s 的大作中提到】
: vdd多一些吧，除非像input diff pair这种对body effect比较敏感的地方
: 还有一个很实际的问题是面积
: 如果pmos都有自己的well整体就会肥大很多
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ET
发帖数: 10701 | 8 你来run个simulation证实下。。
【在 x****g 的大作中提到】
: gain减小呀
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c****s
发帖数: 2487 | 9 我们的一般经验是gain随电流增加而稍减
【在 ET 的大作中提到】
: 问个简单问题，
: single-ended nmos amplifer, 如果是current 用来biasing,
: 增加这个current, gain 增加还是减少？（saturation region)
: 这玩意，output resistance 用1/(lammda*Id)来看是减少的
: gm=sqrt(kn(w/L)Id)是增加的，最后的增加还是减少难道不是还要看具体值？
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ET
发帖数: 10701 | 10 从sqrt 和1/Id这个关系来说，可能sqrt增加的比1/id应该减少的慢点。
我run了一组simulation, 90nm technology node, .ac出来的结果没啥变化。 如果就
是run .dc, 看各个ibias下的gds & gm, 用gm/gds除出来的结果是随着ibias的增加，g
m/gds这个值是增加的。
我的实验是gate voltage是被force在某个>vth的值。
ibias的变化让这个transistor从linear region到saturation region
【在 c****s 的大作中提到】
: 我们的一般经验是gain随电流增加而稍减
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l*****i
发帖数: 296 | 11 I=k(vgs-vth)^2(1+lambda vds)
一般情况下，比如差分输入的OTA里面，虽然输入管的Vg是给定偏置，但是source端一
般是接在一个电流镜的drain，所以随着电流变化，vgs是会变的，而且电流变化主要是
由于vgs的变化。所以在W/L不变的情况下电流变大，vgs-vth会变大，vds怎么变不是很
确定，但是rds肯定是会变小的，而且变小速度比gm增大要快。所以增益会变小。
你做的simulation里面，vgs-vth是定值，所以电流变大必然是vds变大。求导可以得到
gm=2k(vgs-vth)(1+lambda vds)，是随电流变大而变大的；gds=k lambda(vgs-vth)^2
，vgs-vth不变时是不变的，所以gm/gds会变大。
，g
【在 ET 的大作中提到】
: 从sqrt 和1/Id这个关系来说，可能sqrt增加的比1/id应该减少的慢点。
: 我run了一组simulation, 90nm technology node, .ac出来的结果没啥变化。 如果就
: 是run .dc, 看各个ibias下的gds & gm, 用gm/gds除出来的结果是随着ibias的增加，g
: m/gds这个值是增加的。
: 我的实验是gate voltage是被force在某个>vth的值。
: ibias的变化让这个transistor从linear region到saturation region
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q*******n
发帖数: 52 | 12 谢谢各位指点.
2
【在 l*****i 的大作中提到】
: I=k(vgs-vth)^2(1+lambda vds)
: 一般情况下，比如差分输入的OTA里面，虽然输入管的Vg是给定偏置，但是source端一
: 般是接在一个电流镜的drain，所以随着电流变化，vgs是会变的，而且电流变化主要是
: 由于vgs的变化。所以在W/L不变的情况下电流变大，vgs-vth会变大，vds怎么变不是很
: 确定，但是rds肯定是会变小的，而且变小速度比gm增大要快。所以增益会变小。
: 你做的simulation里面，vgs-vth是定值，所以电流变大必然是vds变大。求导可以得到
: gm=2k(vgs-vth)(1+lambda vds)，是随电流变大而变大的；gds=k lambda(vgs-vth)^2
: ，vgs-vth不变时是不变的，所以gm/gds会变大。
:
: ，g
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ET
发帖数: 10701 | 13 对于第一个，我也想到过了。
我关心的，不会在某个区域，gm的变化比gds的变化快？如果考虑从subthrehold regio
n all the way 到strong inversion.
第2， 对于n transistor differentinal input ota with ideal current source bia
sing, Vs 会变小导致vgs变大也能理解。
那么如果是single ended nmos with drain ideal current source呢？
就如你写出来的公式里，能让drain current在这时候增加，vds只能增加这样算出来的
gain是增加的。
2
【在 l*****i 的大作中提到】
: I=k(vgs-vth)^2(1+lambda vds)
: 一般情况下，比如差分输入的OTA里面，虽然输入管的Vg是给定偏置，但是source端一
: 般是接在一个电流镜的drain，所以随着电流变化，vgs是会变的，而且电流变化主要是
: 由于vgs的变化。所以在W/L不变的情况下电流变大，vgs-vth会变大，vds怎么变不是很
: 确定，但是rds肯定是会变小的，而且变小速度比gm增大要快。所以增益会变小。
: 你做的simulation里面，vgs-vth是定值，所以电流变大必然是vds变大。求导可以得到
: gm=2k(vgs-vth)(1+lambda vds)，是随电流变大而变大的；gds=k lambda(vgs-vth)^2
: ，vgs-vth不变时是不变的，所以gm/gds会变大。
:
: ，g
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l*****i
发帖数: 296 | 14 第一个的话rds在subthreshold region的公式我不是很清楚，所以我也不能说一定会怎
么变
第二个问题我想如果真的是ideal current source load而且vgs给定的话确实应该是
current变大增益变大
regio
bia
【在 ET 的大作中提到】
: 对于第一个，我也想到过了。
: 我关心的，不会在某个区域，gm的变化比gds的变化快？如果考虑从subthrehold regio
: n all the way 到strong inversion.
: 第2， 对于n transistor differentinal input ota with ideal current source bia
: sing, Vs 会变小导致vgs变大也能理解。
: 那么如果是single ended nmos with drain ideal current source呢？
: 就如你写出来的公式里，能让drain current在这时候增加，vds只能增加这样算出来的
: gain是增加的。
:
: 2
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ET
发帖数: 10701 | 15 这题目本身来说挺没劲的。
我都不信谁会用增加current的办法来调节gain; 在设计中，gain是spec的一部分，被指
定了，current是通过gain, bw， slew rate啥的被计算出的。
【在 l*****i 的大作中提到】
: 第一个的话rds在subthreshold region的公式我不是很清楚，所以我也不能说一定会怎
: 么变
: 第二个问题我想如果真的是ideal current source load而且vgs给定的话确实应该是
: current变大增益变大
:
: regio
: bia
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l*****i
发帖数: 296 | 16 是的，但是我觉得想想此类题目还是蛮好的，我刚开始接触analog的时候发现gain小了
都不知道该如何调参数。。。
被指
【在 ET 的大作中提到】
: 这题目本身来说挺没劲的。
: 我都不信谁会用增加current的办法来调节gain; 在设计中，gain是spec的一部分，被指
: 定了，current是通过gain, bw， slew rate啥的被计算出的。
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ET
发帖数: 10701 | 17 0. length
1.cascode
2.2nd stage
3. gain boosting
除了第一个，后面3个办法都是通过改topology的办法。。
【在 l*****i 的大作中提到】
: 是的，但是我觉得想想此类题目还是蛮好的，我刚开始接触analog的时候发现gain小了
: 都不知道该如何调参数。。。
:
: 被指
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l*****i
发帖数: 296 | 18 是呀，还有一些像current starving之类的方法，其实最简单的还是增加length了，像
gain boosting之类的做起来很麻烦
【在 ET 的大作中提到】
: 0. length
: 1.cascode
: 2.2nd stage
: 3. gain boosting
: 除了第一个，后面3个办法都是通过改topology的办法。。
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ET
发帖数: 10701 | 19 增加length有啥缺点？
我能想到的就是没用到device scaling带来的便利。不过对analog,scaling带来的好处
本来就有限。
gain-boosting除了设计麻烦（设计辅助amplifier和biasing),最大的问题还是setting
time,在需要很大gain, 比较大的output swing的时候，还是很有优势的。特别是那些
低于90nm的technology node.
【在 l*****i 的大作中提到】
: 是呀，还有一些像current starving之类的方法，其实最简单的还是增加length了，像
: gain boosting之类的做起来很麻烦
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f*********r
发帖数: 674 | 20 如果是SOI的话那body是浮动的吧
如果是bulk的话可能连到reference voltage... 这样可以利用adaptive voltage来提
高电路速度(我从数字电路的角度来说) |
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l*****i
发帖数: 296 | 21 parasitic cap.
setting
【在 ET 的大作中提到】
: 增加length有啥缺点？
: 我能想到的就是没用到device scaling带来的便利。不过对analog,scaling带来的好处
: 本来就有限。
: gain-boosting除了设计麻烦（设计辅助amplifier和biasing),最大的问题还是setting
: time,在需要很大gain, 比较大的output swing的时候，还是很有优势的。特别是那些
: 低于90nm的technology node.
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h******e
发帖数: 666 | 22 实际应用多接vdd，否则小心over/under shoot latch up
【在 q*******n 的大作中提到】
: 弱弱地问一下, 在实际电路中的情况...
: 谢谢.
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h********t
发帖数: 555 | 23 nwell process, pmos 作为放大器输入极通常 bulk 接source, 消除body effect mismatching 对 共模抑制比的影响。
其他情况下，接VDD, 只要是为了减小layout area。 |
