m**c
发帖数: 168 | 1 design inverter，width of pmos = 2~3 nmos due to mobility reason, (un=2~3up)
，then both on-resistances are the same, thus rising and falling time the
same, and then?
1 then? Why rise and fall time should be the same?
2 noise margin?
3 design for analog or digital are the same request? |
f****3
发帖数: 502 | 2 上升下降时间相同是对普通电路而言，如果你有特殊的要求，例如缩短上升时间，当然
可以更改晶体管比例，这不是定死的。 |
p*********a
发帖数: 25 | 3 digital的经典面试题...
不过我记得以前的课件里说过，ADC里上下沿不对称会导致2nd order harmonic，虽然
不知道为什么，同求解~ |
b****r
发帖数: 83 | 4 inverter中width ratio是由switching point决定的吧，
也就是一般情况希望在输入为Vdd/2时，输出也为一半
此时经过pmos和nmos电流相同
beta_n/2*(Vsp-Vthn)^2=beta_p/2*(Vdd-Vsp-Vthp)^2;
Vsp = Vdd/2;
设Kpn=3Kpp,得Wp=3Wn
如果switching point不在中点，比如过高4/5Vdd，如果信号在Vdd，刚下降Vdd/5，
inverter已经工作，如果信号在GND，要让输入到达4/5Vdd，inverter才工作
baker的书有很好解释
3up)
【在 m**c 的大作中提到】
: design inverter，width of pmos = 2~3 nmos due to mobility reason, (un=2~3up)
: ，then both on-resistances are the same, thus rising and falling time the
: same, and then?
: 1 then? Why rise and fall time should be the same?
: 2 noise margin?
: 3 design for analog or digital are the same request?
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M****y
发帖数: 96 | 5
baker的书？具体是哪一本？最近也在准备这方面的知识面试。
【在 b****r 的大作中提到】
: inverter中width ratio是由switching point决定的吧，
: 也就是一般情况希望在输入为Vdd/2时，输出也为一半
: 此时经过pmos和nmos电流相同
: beta_n/2*(Vsp-Vthn)^2=beta_p/2*(Vdd-Vsp-Vthp)^2;
: Vsp = Vdd/2;
: 设Kpn=3Kpp,得Wp=3Wn
: 如果switching point不在中点，比如过高4/5Vdd，如果信号在Vdd，刚下降Vdd/5，
: inverter已经工作，如果信号在GND，要让输入到达4/5Vdd，inverter才工作
: baker的书有很好解释
:
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b****r
发帖数: 83 | 6 CMOS Circuit Design, Layout, and Simulation
有一章从analog的角度讲逻辑电路
可以买一本第二版的，比最新版少最后两章
我买了本几乎全新的，加运费不到十刀
祝好运
【在 M****y 的大作中提到】
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: baker的书？具体是哪一本？最近也在准备这方面的知识面试。
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