ee new grad 恳求entry level digital /circuit design refer - EE版

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EE版 - ee new grad 恳求entry level digital /circuit design refer

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g******g
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本是今年3月开始的opt。之前拿到了verification的口头offer，被催促申opt，后来
又被manager放鸽子，所以比较被动。
我的主要学习方向是cmos circuit design 也写过verilog的rtl design。比较熟悉rtl
-tapout的流程。做过2个简单的chip，有io circuit的research经验。
个人感觉circuit这方面招人都倾向于senior，所以投的简历也没有什么回信。
各位前辈如果有什么建议，或者可以帮忙refer的，我在这先谢谢了。
ps，现在这个时间段是不是不好？新的一批人都招满了，是要等到9月了么？

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