t******0
发帖数: 629 | 1 小弟在学校里读VLSI方向。对于就业方向的选择有些疑惑，虽然还有几年才毕业，但是
想先准备。
做数电应该不算难找工作的方向吧？我是从应用物理火坑转过来的。
我目前做的research就是把CS那边的一些奇怪算法，用于硬件实现。从matlab/C++仿真
，到写Verilog，DC逻辑综合，encounter布局布线生成版图，静态时序分析，分析post
-layout的功耗等等，基本上就是OK design，没有什么优化，和工业界没法比。那一套
ASIC主流的工具，大多用过（setup一个什么standard cell library啦，写一点TCL脚
本啦，用virtuoso微调一下版图啦），但是很粗浅。
我们组里研究算法的人居多，做“硬件”就我一个。和专门的analog的那帮人比电路和
工具，我被人家落下好几条街，和自己组的人一讨论，发现我也没有办法去做码农。
目前我发现４个就业方向比较适合：
1） ASIC design: 我能写一些ＲＴＬ，也接触过一点点physical design；
2） ASIC verification: 这个我没有做过，但是听说岗位比design多得多，请教；
3） FPGA： 也是ＲＴＬ，不知道这种ＦＰＧＡ的硬件职位多不多；
4） FPGA的co-design: 写一点C，linux的驱动程序，上课的lab做过一些很重的实
验，有概念，但是练的也不多。
请问如果PhD毕业，哪条路对我比较有利呢？如果MS毕业，哪条路对我比较有利呢？ |
p****f
发帖数: 251 | 2 都是火坑，别跳了。
post
【在 t******0 的大作中提到】
: 小弟在学校里读VLSI方向。对于就业方向的选择有些疑惑，虽然还有几年才毕业，但是
: 想先准备。
: 做数电应该不算难找工作的方向吧？我是从应用物理火坑转过来的。
: 我目前做的research就是把CS那边的一些奇怪算法，用于硬件实现。从matlab/C++仿真
: ，到写Verilog，DC逻辑综合，encounter布局布线生成版图，静态时序分析，分析post
: -layout的功耗等等，基本上就是OK design，没有什么优化，和工业界没法比。那一套
: ASIC主流的工具，大多用过（setup一个什么standard cell library啦，写一点TCL脚
: 本啦，用virtuoso微调一下版图啦），但是很粗浅。
: 我们组里研究算法的人居多，做“硬件”就我一个。和专门的analog的那帮人比电路和
: 工具，我被人家落下好几条街，和自己组的人一讨论，发现我也没有办法去做码农。
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s*****y
发帖数: 1974 | 3 你这是EDA吧，硬件不硬，软件不软
争取进几个EDA大公司，或者转软工，别的都是火坑
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【在 t******0 的大作中提到】
: 小弟在学校里读VLSI方向。对于就业方向的选择有些疑惑，虽然还有几年才毕业，但是
: 想先准备。
: 做数电应该不算难找工作的方向吧？我是从应用物理火坑转过来的。
: 我目前做的research就是把CS那边的一些奇怪算法，用于硬件实现。从matlab/C++仿真
: ，到写Verilog，DC逻辑综合，encounter布局布线生成版图，静态时序分析，分析post
: -layout的功耗等等，基本上就是OK design，没有什么优化，和工业界没法比。那一套
: ASIC主流的工具，大多用过（setup一个什么standard cell library啦，写一点TCL脚
: 本啦，用virtuoso微调一下版图啦），但是很粗浅。
: 我们组里研究算法的人居多，做“硬件”就我一个。和专门的analog的那帮人比电路和
: 工具，我被人家落下好几条街，和自己组的人一讨论，发现我也没有办法去做码农。
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r*******e
发帖数: 7583 | 4 看楼主的描述就是走一遍design的流程，跟EDA不怎么沾边啊
但是
仿真
一套
TCL脚
路和
【在 s*****y 的大作中提到】
: 你这是EDA吧，硬件不硬，软件不软
: 争取进几个EDA大公司，或者转软工，别的都是火坑
:
: post
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Q****r
发帖数: 7340 | 5 verification这种活很低级吧
基本要外包出去
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【在 t******0 的大作中提到】
: 小弟在学校里读VLSI方向。对于就业方向的选择有些疑惑，虽然还有几年才毕业，但是
: 想先准备。
: 做数电应该不算难找工作的方向吧？我是从应用物理火坑转过来的。
: 我目前做的research就是把CS那边的一些奇怪算法，用于硬件实现。从matlab/C++仿真
: ，到写Verilog，DC逻辑综合，encounter布局布线生成版图，静态时序分析，分析post
: -layout的功耗等等，基本上就是OK design，没有什么优化，和工业界没法比。那一套
: ASIC主流的工具，大多用过（setup一个什么standard cell library啦，写一点TCL脚
: 本啦，用virtuoso微调一下版图啦），但是很粗浅。
: 我们组里研究算法的人居多，做“硬件”就我一个。和专门的analog的那帮人比电路和
: 工具，我被人家落下好几条街，和自己组的人一讨论，发现我也没有办法去做码农。
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b*******d
发帖数: 239 | 6 现在的顶级verification engineer就是马工。
基本上都是类C++的编程的干活。
不管是OVM，还是UVM 或者是systemverilog都是类C++的，都是class，derive。。。等。
这些跟硬件的关系都不大了。
【在 Q****r 的大作中提到】
: verification这种活很低级吧
: 基本要外包出去
:
: post
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b*******r
发帖数: 1130 | |
r*****e
发帖数: 55 | 8 There is one thing called software/hardware codesign. I think it is what
you are working on now. I just sent you a private message. |
t******0
发帖数: 629 | 9 请问如果面试（主要是电面）的话，我应该如何进行准备？
一般会考电路基础知识和体系结构吗，还有Verilog和C？
工具会考察到多细致？即使一个很熟练的工具，也不可能记住所有细节吧。 |
m**********o
发帖数: 63 | 10 你那几个方向都是MS level就够了。多读几年书完全划不来。尤其做验证，基本会
veilog就ok，本科生干的活。
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【在 t******0 的大作中提到】
: 小弟在学校里读VLSI方向。对于就业方向的选择有些疑惑，虽然还有几年才毕业，但是
: 想先准备。
: 做数电应该不算难找工作的方向吧？我是从应用物理火坑转过来的。
: 我目前做的research就是把CS那边的一些奇怪算法，用于硬件实现。从matlab/C++仿真
: ，到写Verilog，DC逻辑综合，encounter布局布线生成版图，静态时序分析，分析post
: -layout的功耗等等，基本上就是OK design，没有什么优化，和工业界没法比。那一套
: ASIC主流的工具，大多用过（setup一个什么standard cell library啦，写一点TCL脚
: 本啦，用virtuoso微调一下版图啦），但是很粗浅。
: 我们组里研究算法的人居多，做“硬件”就我一个。和专门的analog的那帮人比电路和
: 工具，我被人家落下好几条街，和自己组的人一讨论，发现我也没有办法去做码农。
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n*****g
发帖数: 365 | 11 都是labor工。design稍微好点。FPGA做emulation。 找大公司吧。 |
