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EE版 - 怎么用3个4:1 mux 产生 8 input 的 AND
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Re: 请 教 一 个 困 扰 了 我 好 久 的 简 单 问 题How to generate independent and equiprobable inputs with switching activity of 0.5 in Verilog
相关话题的讨论汇总
话题: mux话题: input话题: 产生话题: 输入话题: 嵌套
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p*****r
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1
多谢
c********e
发帖数: 1209
2
准不准加2输入的与门?
如果准用与门就很容易,否则好像总差一位,7输入与门很容易哈。
如果不能用与门暂时还没想出来

【在 p*****r 的大作中提到】
: 多谢
x**i
发帖数: 2627
3
同意,这题好像只能做出7位的,如果输入能补充2输入与门,那也太bug了。

【在 c********e 的大作中提到】
: 准不准加2输入的与门?
: 如果准用与门就很容易,否则好像总差一位,7输入与门很容易哈。
: 如果不能用与门暂时还没想出来

c****p
发帖数: 6474
4
能用2输入与门直接就用2输入与门搭了。。。。

【在 x**i 的大作中提到】
: 同意,这题好像只能做出7位的,如果输入能补充2输入与门,那也太bug了。
c********e
发帖数: 1209
5
hehe,是啊,我也这么想,难点估计就是这里不能用其他门.

【在 c****p 的大作中提到】
: 能用2输入与门直接就用2输入与门搭了。。。。
c********e
发帖数: 1209
6
hehe,是啊,我也这么想,难点估计就是这里不能用其他门.

【在 c****p 的大作中提到】
: 能用2输入与门直接就用2输入与门搭了。。。。
y**c
发帖数: 6307
7
3个嵌套是1:64, 只有6位啊。我想错了?

【在 p*****r 的大作中提到】
: 多谢
y**c
发帖数: 6307
8
我的想法是八它们嵌套,选择输入端是与门输入,但是每个2位只有6位,只有当选择输
入是111111的时候,才输出1.其他都是0.

【在 y**c 的大作中提到】
: 3个嵌套是1:64, 只有6位啊。我想错了?
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同学们来看看这篇关于frequency divider的文章Re: 请 教 一 个 困 扰 了 我 好 久 的 简 单 问 题
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