I***a
发帖数: 704 | 1 现在有个设计用quartus综合后仿真是好的,
但是用Xillinx后仿真就有问题,
有谁知道ISE里如何像Quartus那样在波形窗口加入综合后的内部信号观察吗？
thanks. |
c*******h
发帖数: 4883 | 2 用modelsim/activhdl这样的仿真器。但是后仿真的时候，hdl定义的内部信号不一定
available。
【在 I***a 的大作中提到】
: 现在有个设计用quartus综合后仿真是好的,
: 但是用Xillinx后仿真就有问题,
: 有谁知道ISE里如何像Quartus那样在波形窗口加入综合后的内部信号观察吗？
: thanks.
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a********e
发帖数: 381 | 3 在chip scope/signal tap里面提前加入pre-synthesis的观测节点。不过有可能被综合
掉。
timing analysis report看过没有？在altera的FPGA上能跑通的话，xilinx上跑不通可
能是IO assignment或者timing的问题 |
I***a
发帖数: 704 | 4 用Xillinx ISE自带的technology map viewer可以查看综合后的电路结构和内部信号名
称，
然后加入波形窗口仿真观察，正在调试中。
【在 a********e 的大作中提到】
: 在chip scope/signal tap里面提前加入pre-synthesis的观测节点。不过有可能被综合
: 掉。
: timing analysis report看过没有？在altera的FPGA上能跑通的话，xilinx上跑不通可
: 能是IO assignment或者timing的问题
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I***a
发帖数: 704 | 5 问题解决了，
原因是Xillinx ISE提供的SIMPRIM timing model有问题，
在testbench里输入需要等待1个offset time才能变化，否则就会出错(比如从 25 ns就
开始变化)
Xillinx ISE自动生成testbench的Wizard里就有这个offset选项
把原来testbench的起始时间点推后100 ns(从 125 ns开始变化)，
就完全正常了 |
