r*********i
发帖数: 67 | 1 Your timing is bad. I suspect you are contraining too much or too little.
How did you specify your constraints? Do you have a .sdc file or you set the
constraints through Quartus GUI?
You need to constrain every signal. Otherwise, the tool will do whatever it
wants to do. You need to properly constrain signals which are really
critical. For signals where timing doesn't matter, just specify a very loose
constraint.
There is a chapter on timing analysis in Quartus manual, or some app notes
on timi... 阅读全帖 |
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I***a
发帖数: 704 | 2 Quartus II的Timing Analyzer给了这样的结果:
worse-case tsu: 7.152ns
worst-case tco: 14.204 ns
worst-case th: -1.128ns
Clock Setup: 287.89MHz(period = 3.357 ns)
请问最大可用的时钟频率是多少？Thanks. |
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I***a
发帖数: 704 | 3 1.不考虑tco,
最大频率 = 1/(worse-case tsu - worst-case th)?
2.tco 为什么会这么大
我的所有输出pin都是直接register输出.
tco = register本身的tco + longest clock delay of clock tree.
register本身的tco 应该很小
我用的register才320位，clock tree delay 会有14.204 ns的延时？
clock delay指的是clock tree的latency吧
3. quartus 哪里可以显示fmax?
4. 很明显这个design我没有办法提高时钟频率了，因为critical path的delay是3.357 ns，
但是时钟分配网络的延时是14.204 ns, 我要优化设计，就必须减少使用的register, 这个无法实现。
谢谢 |
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I***a
发帖数: 704 | 4 我对这个问题的理解是：
1。我没有对输入pin的tsu和输出pin的tco加任何约束, 导致Quartus II在自动
floorplan和pin assignment的时候把design里的输出register和分配的输出pin之间隔
得很远, 所以有了8.358ns的interconnect delay, 再加上3.644
ns的 clock tree delay 和2.103 ns 的输出pad的delay, 总计 14.204 ns
的超大tco.
2. 对设计内部而言, 最大时钟频率是287.89MHz(period = 3.357 ns),
假设输入pin是在下降沿变化，输出pin是在下一个上升沿读取,
tsu必须小于3.357 ns/2, tco必须小于3.357 ns |
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g****e
发帖数: 141 | 5 plz send resume to g****[email protected]
thanks
【 以下文字转载自 JobMarket 讨论区 】
发信人: gstide (豆腐脑), 信区: JobMarket
标 题: hardware engineer in northern virginia
发信站: BBS 未名空间站 (Mon Jun 20 18:53:13 2011, 美东)
职位1：senior level
Key Job Responsibilities include:
•Active participant in high level architecture design
•Clear and concise documentation to support all facets of the design
•Design and develop digital hardware with a focus on microprocessor
and FPGA platforms
•Mentor other engine... 阅读全帖 |
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g****e
发帖数: 141 | 6 plz send resume to g****[email protected]
thanks
职位1：senior level
Key Job Responsibilities include:
•Active participant in high level architecture design
•Clear and concise documentation to support all facets of the design
•Design and develop digital hardware with a focus on microprocessor
and FPGA platforms
•Mentor other engineers and technicians to assist throughout the
development phase including the hardware testing and debug phase
•Implementing the design using sch... 阅读全帖 |
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a*****u
发帖数: 157 | 7 说的是ALTERA的QUARTUS II？。。
是说HDL代码仿真吧。。QUARTUS II只能用波形输入，你想要自己写测试平台的话还需
要一个MODELSIM。 |
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I***a
发帖数: 704 | 8 现在有个设计用quartus综合后仿真是好的,
但是用Xillinx后仿真就有问题,
有谁知道ISE里如何像Quartus那样在波形窗口加入综合后的内部信号观察吗？
thanks. |
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l*******1
发帖数: 16217 | 9 一个硬件工程师的一天
上午上班，打开Windows系统(美国)的电脑，开始做摞代码，代码写完，调用mentor(美
国)的仿真器，仿真一个小时总是出错，拿MATLAB(美国)算下几个参数，发现之前算错
了俩，修改参数重新开始。仿真通过了，打开Quartus软件(美国)生成bin文件。
吃了午饭，继续干活，将bin下载到FPGA芯片(美国)，信号不通，打开PCB工具(美国)查
看电路板是否有虚焊，用安捷伦示波器(美国)点一下，发现了原因，飞了几根线，单板
CPU上wind river(美国)系统打印正常，再测就OK了。
下午时间已经过半，开始测ADC接口，用Adobe(美国)打开ADI芯片(美国)手册，看了半
天搞到傍晚终于搞通了第一块单板。
晚上开始拿安捷伦频谱仪(美国)看空口信号，反复调测一直到半夜，终于达到要求，长
舒一口气，准备第二天调测第二块是TI芯片(美国)的单板。
突然看到老婆发来微信消息:
XX小区楼盘又涨了，都怪你天天上班不知道早下手！！ |
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a***u
发帖数: 4334 | 10 知乎转载的
上午上班，打开Windows系统(美国)的电脑，开始做摞代码，代码写完，调用mentor(美
国)的仿真器，仿真一个小时总是出错，拿MATLAB(美国)算下几个参数，发现之前算错
了俩，修改参数重新开始。仿真通过了，打开Quartus软件(美国)生成bin文件。
吃了午饭，继续干活，将bin下载到FPGA芯片(美国)，信号不通，打开PCB工具(美国)查
看电路板是否有虚焊，用安捷伦示波器(美国)点一下，发现了原因，飞了几根线，单板
CPU上wind river(美国)系统打印正常，再测就OK了。下午时间已经过半，开始测ADC接
口，用Adobe(美国)打开ADI芯片(美国)手册，看了半天搞到傍晚终于搞通了第一块单板。
晚上开始拿安捷伦频谱仪(美国)看空口信号，反复调测一直到半夜，终于达到要求，长
舒一口气，准备第二天调测第二块是TI芯片(美国)的单板。
突然看到老婆发来消息:XX小区楼盘又涨了，都怪你天天上班不知道早下手！！娃没地
方上学了。。 |
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发帖数: 1 | 11 上午上班，打开Windows系统(美国)的电脑，开始做摞代码。代码写完，调用mentor(美
国)的仿真器，仿真一个小时总是出错，拿MATLAB(美国)算下几个参数，发现之前算错
了俩，修改参数重新开始。仿真通过了，打开Quartus软件(美国)生成bin文件。
吃了午饭，继续干活，将bin下载到FPGA芯片(美国)，信号不通，打开PCB工具(美国)查
看电路板是否有虚焊，用安捷伦示波器(美国)点一下，发现了原因，飞了几根线，单板
CPU上wind river(美国)系统打印正常，再测就OK了。
下午时间已经过半，开始测ADC接口，用Adobe(美国)打开ADI芯片(美国)手册，看了半
天搞到傍晚终于搞通了第一块单板。
晚上开始拿安捷伦频谱仪(美国)看空口信号，反复调测一直到半夜，终于达到要求，长
舒一口气，准备第二天调测第二块是TI芯片(美国)的单板。
突然看到老婆发来微信消息：“XX小区楼盘又涨了，都怪你天天上班不知道早下手！！
娃没地方上学了。。” |
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v****n
发帖数: 14 | 12 I am posting this information for my friends. He is a manager in a super
big company, and he is doing a special project. He need a intern that can
work immediately for 6-monthes or more.
I am not allowed to tel more information about him/job/company. But I am
100% sure you want the offer when the HR contact you.
So, if you have interest, please send the resume to [email protected]
/* */ When
the HR contact you, you will know everything, you can deny the on-phone or
on-site interview, b... 阅读全帖 |
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v****n
发帖数: 14 | 13 I am posting this information for my friends. He is a manager in a super
big company, and he is doing a special project. He need a intern that can
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x****6
发帖数: 498 | 14 各位好！
Master即将毕业，现在正在各种投简历找工作的过程中。版上各个领域的人才都很多，
恳请大家帮忙推荐医疗仪器、硬件开发、电路设计、测试类和项目管理类的工作。这些
方向都愿意尝试。
我的基本情况：
本科 国内211院校，生物医学工程系，主要做小型医疗仪器开发和测试，电路设计等工
作。
研究生 康奈尔，生物医学工程系，主要做硬件编程，FPGA开发，运动检测和控制。
对先进医疗技术很感兴趣，对行业了解也比较广泛和深刻。技术方面，有过国内中型医
疗仪器公司（微创手术导航岗位）和米国大型医院手术室（设备技术岗位）的实习经历
。其他方面，分别有过两家外企的HR和Business Marketing的实习。工作勤恳扎实，善
于团队协作。
技术扎实，掌握Matlab，AutoCAD，Protel/Altium Designer，Solidworks，Quartus
II等软件，以及基本的Java，C/C++和C#。熟练使用MS Office等办公软件。
对工作地点、是否出差都没有要求。但是需要公司办理H1B。
如果您有合适的职位正在招人，并且对我感兴趣，请站内信或者直接邮件到bxf56146... 阅读全帖 |
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u*******d
发帖数: 289 | 15 我公司在招硬件工程师（Hardware Engineer），公司地点是在Michigan Ann Arbor地
区。愿意sponsor Visa。个人觉得最好有至少一两年的PCB和FPGA经验，但是如果你在
学校里做过类似的也应该可以。还有就是如果你有Linux系统和驱动开发的经验那就更
好了。
以下是招工的介绍。如果你感兴趣的话请站内联系。我不是hiring manager，但我可以
把你们的简历直接转给他。但是，我会稍微和你聊一下，如果合适的话，我会极力推荐
。但如果不是太合适的话，我估计就不会推荐了，请见谅。
We are currently seeking a Hardware Engineer to join our team.
The Hardware Engineering team designs include x86 PC-style architectures,
embedded DSP systems, leading-edge FPGA designs, and analog signal
conditioning solutions. Our curren... 阅读全帖 |
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e*******s
发帖数: 147 | 16 各位牛人哥哥姐姐大家好！
我是刚毕业的硕士，人在湾区，但不介意relocation,有过一年的美国大公司实习经验
，想找一下Digital ASIC的职位，Design， Verification，Validation，Application
我都愿意做，恳求各位牛人哥哥姐姐内推一下，不胜感激！
下面是我的skill set，请站内联系或邮件[email protected]
/* */
我知道不能白白让您帮忙，如果合适的话，事成之后我送您500～1000刀的礼物作为感
谢！
SKILL-SET
Specialties: ASIC Digital Design, Verilog (RTL) Coding, C/C++, PERL/TCL/
Python, SystemVerilog
STA: Timing model generation, Static Timing Analysis, Timing Closure, Power
and clock distribution, Set-up and Hold, Timing Fix
Backend design: Syn... 阅读全帖 |
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v****n
发帖数: 14 | 17 I am posting this information for my friends. He is a manager in a super
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q*****s
发帖数: 42 | 18 【 以下文字转载自 JobHunting 讨论区 】
发信人: quartus (小甜甜的学生), 信区: JobHunting
标 题: H1b抽签算法问题
发信站: BBS 未名空间站 (Wed Mar 5 01:56:31 2008)
对这6万5千个名额，移民局在抽签的时候是完全随机的那还是有一定算法？比如：
1. 国内有phd学位和只有master学会是否会有不同考虑？
2. 从non-profit转到profit的申请，因为申请人已经在美国工作，是否会有优先的考
虑？
大家有统计或者讨论过么？ |
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x****6
发帖数: 498 | 19 各位好！
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疗仪器公司（微创手术导航岗位）和米国大型医院手术室（设备技术岗位）的实习经历
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技术扎实，掌握Matlab，AutoCAD，Protel/Altium Designer，Solidworks，Quartus
II等软件，以及基本的Java，C/C++和C#。熟练使用MS Office等办公软件。
对工作地点、是否出差都没有要求。但是需要公司办理H1B。
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e*******s
发帖数: 147 | 20 各位牛人哥哥姐姐大家好！
我是刚毕业的硕士，人在湾区，但不介意relocation,有过一年的美国大公司实习经验
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and clock distribution, Set-up and Hold, Timing Fix
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v****n
发帖数: 14 | 21 I am posting this information for my friends. He is a manager in a super
big company, and he is doing a special project. He need a intern that can
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q*****s
发帖数: 42 | 22 【 以下文字转载自 TonyXuClub 俱乐部 】
发信人: quartus (小甜甜的学生), 信区: TonyXuClub
标 题: 院子里面的老鼠洞
发信站: BBS 未名空间站 (Fri Sep 3 19:01:33 2010, 美东)
看一个房子，有些时间没住人了，院子里面基本没种什么东西，除了杂草。发现院子里
好几个老鼠洞，还有被老鼠新搬出来的泥巴。老鼠洞多说明什么问题呢？
还有，要杀老鼠容易么？ |
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q*****s
发帖数: 42 | 23 【 以下文字转载自 SanFrancisco 讨论区 】
发信人: quartus (小甜甜的学生), 信区: SanFrancisco
标 题: 小孩在幼儿园摔断牙齿
发信站: BBS 未名空间站 (Mon Jun 27 20:23:16 2011, 美东)
早上一到公司，接到老师的电话，说小孩在教室里面run的时候，摔倒了。由于小孩是
拿着篮子跑，磕在篮子边沿上，门牙松了，流了很多血，叫赶紧去看医生。
接到医生那里，照了x光，发现两颗上门牙全部都从根部断了，这要多大的力啊！医生
建议把两颗牙齿都拔了。
小孩现在吃东西都不顺，我们两口子心疼纠结得很。小孩四岁半，是乳牙。但是不知道
乳牙拔了对以后恒齿有没有影响。拔了会不会造成恒齿出来过早或者过迟？小孩拔牙会
让他睡觉，这个会对发育有影响吗？不知道大家有没有什么建议。
另外小孩在教室里面摔断牙，学校应该是有责任的，虽然老师说叫他别跑，他还在跑。
那学校应该承担什么样的责任呢？ |
|
q*****s
发帖数: 42 | 24 【 以下文字转载自 SanFrancisco 讨论区 】
发信人: quartus (小甜甜的学生), 信区: SanFrancisco
标 题: 小孩在幼儿园摔断牙齿
发信站: BBS 未名空间站 (Mon Jun 27 20:23:16 2011, 美东)
早上一到公司，接到老师的电话，说小孩在教室里面run的时候，摔倒了。由于小孩是
拿着篮子跑，磕在篮子边沿上，门牙松了，流了很多血，叫赶紧去看医生。
接到医生那里，照了x光，发现两颗上门牙全部都从根部断了，这要多大的力啊！医生
建议把两颗牙齿都拔了。
小孩现在吃东西都不顺，我们两口子心疼纠结得很。小孩四岁半，是乳牙。但是不知道
乳牙拔了对以后恒齿有没有影响。拔了会不会造成恒齿出来过早或者过迟？小孩拔牙会
让他睡觉，这个会对发育有影响吗？不知道大家有没有什么建议。
另外小孩在教室里面摔断牙，学校应该是有责任的，虽然老师说叫他别跑，他还在跑。
那学校应该承担什么样的责任呢？ |
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q*****s
发帖数: 42 | 25 【 以下文字转载自 SanFrancisco 讨论区 】
发信人: quartus (小甜甜的学生), 信区: SanFrancisco
标 题: 小孩在幼儿园摔断牙齿
发信站: BBS 未名空间站 (Mon Jun 27 20:23:16 2011, 美东)
早上一到公司，接到老师的电话，说小孩在教室里面run的时候，摔倒了。由于小孩是
拿着篮子跑，磕在篮子边沿上，门牙松了，流了很多血，叫赶紧去看医生。
接到医生那里，照了x光，发现两颗上门牙全部都从根部断了，这要多大的力啊！医生
建议把两颗牙齿都拔了。
小孩现在吃东西都不顺，我们两口子心疼纠结得很。小孩四岁半，是乳牙。但是不知道
乳牙拔了对以后恒齿有没有影响。拔了会不会造成恒齿出来过早或者过迟？小孩拔牙会
让他睡觉，这个会对发育有影响吗？不知道大家有没有什么建议。
另外小孩在教室里面摔断牙，学校应该是有责任的，虽然老师说叫他别跑，他还在跑。
那学校应该承担什么样的责任呢？ |
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d***y
发帖数: 263 | 26 ☆─────────────────────────────────────☆
quartus (小甜甜的学生) 于 (Tue Jun 10 10:08:09 2008) 提到:
我的情况是这样的：
我本来在seattle的大学里面做postdoc，今年找了工业界的工作，公司在santa clara
，并申请H1b成功。本来准备9月底10月初从seattle过来上班的。但天有不测风云，我
老家遭受了这场罕见的地震灾难（我老婆和我的老家都是四川都江堰市的）。于是我辞
去了postdoc的工作，和老婆小孩一起回到了国内。由于老家的房子已毁，我们就把父
母接了出来。这段时间我们准备一起生活一段时间，然后看看家乡那边恢复的情况。
我老婆、小孩和我准备在9月底10月初的时候，一起直接从国内到santa clara新公司来
上班。在来之后的头一两个礼拜，需要处理好住房及基本的生活问题。目前在那里我们
不认识人，所以想请教一下板内的各位大侠几个问题：
1、原来在seattle的时候，有些hostfamily可以给新到的外国人提供一段时间的住处。
不知道在santa clara或者湾区附近有 |
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q*****s
发帖数: 42 | 27 【 以下文字转载自 TonyXuClub 俱乐部 】
发信人: quartus (小甜甜的学生), 信区: TonyXuClub
标 题: 院子里面的老鼠洞
发信站: BBS 未名空间站 (Fri Sep 3 19:01:33 2010, 美东)
看一个房子，有些时间没住人了，院子里面基本没种什么东西，除了杂草。发现院子里
好几个老鼠洞，还有被老鼠新搬出来的泥巴。老鼠洞多说明什么问题呢？
还有，要杀老鼠容易么？ |
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q*****s
发帖数: 42 | 28 【 以下文字转载自 TonyXuClub 俱乐部 】
发信人: quartus (小甜甜的学生), 信区: TonyXuClub
标 题: list是townhouse但title company查到是condominium
发信站: BBS 未名空间站 (Tue Sep 28 02:46:44 2010, 美东)
这是怎么回事？算cheating么？
或者可以用这个讲价么？ |
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e*******s
发帖数: 147 | 29 各位牛人哥哥姐姐大家好！
我是刚毕业的硕士，人在湾区，但不介意relocation,有过一年的美国大公司实习经验
，想找一下Digital ASIC的职位，Design， Verification，Validation，Application
我都愿意做，恳求各位牛人哥哥姐姐内推一下，不胜感激！
下面是我的skill set，请站内联系或邮件[email protected]
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我知道不能白白让您帮忙，如果合适的话，事成之后我送您500～1000刀的礼物作为感
谢！
SKILL-SET
Specialties: ASIC Digital Design, Verilog (RTL) Coding, C/C++, PERL/TCL/
Python, SystemVerilog
STA: Timing model generation, Static Timing Analysis, Timing Closure, Power
and clock distribution, Set-up and Hold, Timing Fix
Backend design: Syn... 阅读全帖 |
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g****d
发帖数: 3461 | 30
Nondum matura est; nolo acerbam sumere. 呵呵
-- De vulpe et uva, Phaedrus, Fabulae Aesopiae,
Liber Quartus, III
还没熟呢, 我不想吃酸的葡萄.
-- 狐狸和葡萄, <<伊索寓言>> 第四部, 第三首, 法得拉丝 |
|
M*****a
发帖数: 892 | 31 嗯，EE挺好的，CS也不错，个人觉得EE更好找工作。 俺没学过EE，不过有时候也用
Quartus编编Verilog程序玩；俺没学过CS，不过有时候也用Visual Studio编编C++程序
玩；俺没学过ME，不过有时候也用Solidworks设计点简单的东西玩玩。 |
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m*******a
发帖数: 63 | 32 多谢！
what I still do not understand is the following:
In VHDL, if we use both rising_edge and falling_edge, an error would be
reported during compilation in Quartus or ISE. However, no error if we use
both negedge and posegde in Verilog. |
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w****3
发帖数: 27 | 33 楼主能否写一个计数器到200归零循环计数的计数器代码来看看是否professional
style，
从module开始,endmodule结束。
verilog就好象C，
只是一门语言而已，
数字设计最重要的是算法，系统
但是这些，只要你的数学基础够，其实学不学都无所谓的。
估计楼主只是用FPGA做了一些verilog，要么是ISE，要么是Quartus。
VLSI还包含很多东西，从前端到后端，相关工具软件也很多。
可能可以出去应聘FPGA，但是如果VLSI可能差一点点。
没有别的意思，
只是希望大家能够相互学习交流补强自己。 |
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w****3
发帖数: 27 | 34 Signal is assigned but never used
你从my_sig开始追，
将其输出的相应信号慢慢理出来，
“没发现信号名的typo”这句话我不太明白是什么意思？
根据我的经验，还没有说找不到的。
而且一般这种错误有一个明显的特征，
就是会有一大堆相同的告警，告诉你都被trim掉或者prune掉了。
不过既然你是用FPGA，
建议你先用Synplify做综合，
术业有专攻，Synplify在综合这方面比较强，
而且相信能够帮你找到更多的问题。
ISE和Quartus在自己器件的P&R上面更强一些而已。 |
|
h*******y
发帖数: 896 | 35 they are not for analog position, try others like digital??
[Experiences]
· Programmed a traffic alert system using C language in Linux System&
· Designed and simulated a microprocessor and a char-adding system (Added
Chars onto Video Stream) using VHDL in Quartus |
|
t********t
发帖数: 5415 | 36 dsp builder还是挺好的，不过同ls，效率...
刚完的RA用了altera内部的一个FP的c-to-vhdl编译器挺好的，据说要做进quartus 10
里。 |
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s****3
发帖数: 257 | 37 大家听过IMPLEMENTATION OF DSP这个方向么，基本是就是写写RTL CODE来有效的实现
DSP 简单的算法。所谓“有效”就是指（通过XILINX，QUARTUS II 读出REPORT）：要
LOW AREA COST， LOW LATENCY， HIGHER CLK，HIGHER THROUGHPUT。感觉这个方向不
用知道很多的DSP theory的东西，只需要按照算法做实现就好。比如加PIPELINE 在LMS
上；对比下MCM（multiple constant multiplication)和DA(distributed arithmetic)
在FIR，IIR上的应用.
这个方向好找工作么（本人觉得要比DSP theory好找）？适合读PHD么（貌似有点简单
）？麻烦大家讨论写。谢谢。 |
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I***a
发帖数: 704 | 38 我可以先去掉clk的dont_touch_network属性，然后利用已经设置的set_driving_cell和set_max_transition,进行incremental
compile给clk加上buffer，
但是这个不是clock tree synthesis啊，因为没有对插入buffer后clk的skew进行约束.
Design Compiler是不是没有CTS的功能？ 因为Design Compiler没有提供set_max_skew(Quartus II 有这个命令)这样的命令。
thanks. |
|
r*********i
发帖数: 67 | 39 光考虑tsu的话，如果你想保持至少1ns的th, f = 1/(7.152+1)nS.
考虑tco的话，f 最高 1/14.204nS
你期望达到的频率是288MHz，那几乎5倍高了。你要努力优化你的设计了。 |
|
a*****u
发帖数: 157 | 40 Fmax在综合报告里面直接就有啊。要看详细的时序分析，用report timing。
你对时序分析的理解有点问题。clock tree delay是不会contribute to critical
path的。原因很简单，你的data launch和data latch的clock都有经历clock tree
delay，所以影响critical path上的timing的只有clock tree的skew。jitter是时钟源
的问题，跟clock tree莫有虾米关系，不过SDC里面都是当成uncertainty的。 |
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I***a
发帖数: 704 | 41 worse-case tsu: 7.152ns
worst-case tco: 14.204 ns
worst-case th: -1.128ns
Clock Setup: 287.89MHz(period = 3.357 ns)
根据这几个条件，你认为的Fmax 是多少？
你说的综合报告里的Fmax就是上面的287.89MHz，
”你的data launch和data latch的clock都有经历clock tree
你没有考虑输入pin和clock之间的时序关系(tsu, th), 输出pin和clock之间的时序关系(tco)，你只考虑了内部的时序关系。
如果你用clock period = 3.357 ns, 输入pin的数据在下降沿变化，tsu = 7.152 ns的话， 输入pin的数据还没等被latch, 就变了。tsu = 14.204 ns的话, 一个上升沿过后, 14.204 ns后才在输出pin得到对应的数据 |
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I***a
发帖数: 704 | 42 这个是详细的tco时序报告: PIN_C20的cell delay和interconnect delay 怎么分别是2
.103 ns 和8.358 ns ？为什么这么大？thanks.
Info: tco from clock "CLK" to destination pin "S[23]" through register "S[23
]~reg0" is 14.204 ns
Info: + Longest clock path from clock "CLK" to source register is 3.644
ns
Info: 1: + IC(0.000 ns) + CELL(0.904 ns) = 0.904 ns; Loc. = PIN_Y37;
Fanout = 1; CLK Node = 'CLK'
Info: 2: + IC(0.360 ns) + CELL(0.000 ns) = 1.264 ns; Loc. = CLKCTRL_
G3; Fanout = 104; COMB Node = 'CLK~clkctrl'
... 阅读全帖 |
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a*****u
发帖数: 157 | 43 I thought you just want to evaluate your logic design, so i didn't consider
the input delay. if you consider this, you will need to set the input delay
of pins in your sdc.
in this case, i don't think you can evaluate the Fmax without the knowladge
of the timing of input signals. and you will also need to consider your
board level design. |
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r*********i
发帖数: 67 | 44 1. you are sort of right. However, 14.204 = 3.644 + 0.099 + 10.461.
Image that there is some logic first, then a register(FlipFlop), then the
output pad. 3.644 is the delay of the logic in front. Then the delay in the
FF (from d to q you know) is 0.099. Then 10.461 is the time from the
register output to the output pad. All other numbers are just the breakdown
of the three numbers. 3.644 is not the clock tree delay. All these are
relative to the clock at the input. You should not worry about cl... 阅读全帖 |
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I***a
发帖数: 704 | 45 1. 3.644 ns is the clock tree delay
" Info: + Longest clock path from clock "CLK" to source register is 3.644
ns "
http://www.altera.ru/Disks/Altera%20Documentation%20Library/literature/an/an123.pdf
page 3:
tCO = Clock Delay + Micro tCO + Data Delay
In my case;
Clock Delay = 3.644 ns (can be minimized by setting tCO constraint)
Micro tCO = 0.099 ns (intrinsic, cannot change)
Data Delay = 10.461 ns (can be minimized by setting tCO constraint, in RTL
no logic)
in total, tCO = 14.204 ns
2. rising... 阅读全帖 |
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r*********i
发帖数: 67 | 46 You are right in both 1 and 2. My memory is getting fuzzy. I haven't done
FPGA design for a while.
Seems like this fmax 287 MHz is calculated based on the clock tree delay. If
you really run your design that fast, you have very little room for tsu. So
you didn't specify any constraint? |
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I***a
发帖数: 704 | 47 not any constraint.
I just want to do some post-simulation on a RTL design and estimate the fmax.
fmax 287 MHz is calculated based on the critical path and clock tree skew.
If
So |
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r*********i
发帖数: 67 | 48 Interesting. I have never run a design without constraints. Doesn't look
like the tool is giving you the answer you want though.
fmax. |
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I***a
发帖数: 704 | 49 我的代码用Quartus II的时候没有任何问题，synthesis和implementation都是成功的，
但是同样的代码在ISE XST synthesis的时候就有错误：
Xst:1706 - Unit : port of FF/Latch has no source
Xst:1847 - Design checking failed
而且这个错误无法解决，因为是什么原因都不知道，不是语法错。
请问有谁碰到过吗？谢谢 |
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I***a
发帖数: 704 | 50 有谁用过Precision或者Synplify来综合FPGA的？
综合后的结果是以什么格式导入到Quartus或者ISE里的？
thanks. |
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