I***a
发帖数: 704 | 1 问题解决了，
原因是Xillinx ISE提供的SIMPRIM timing model有问题，
在testbench里输入需要等待1个offset time才能变化，否则就会出错(比如从 25 ns就
开始变化)
Xillinx ISE自动生成testbench的Wizard里就有这个offset选项
把原来testbench的起始时间点推后100 ns(从 125 ns开始变化)，
就完全正常了 |
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I***a
发帖数: 704 | 2 在Xillinx ISE新建一个project的时候，选器件的时候
有个Speed的选项(可选-3, -2, -1)，这是什么意思？
同一种器件有多种Speed？ |
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I***a
发帖数: 704 | 3 现在有个设计用quartus综合后仿真是好的,
但是用Xillinx后仿真就有问题,
有谁知道ISE里如何像Quartus那样在波形窗口加入综合后的内部信号观察吗？
thanks. |
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I***a
发帖数: 704 | 4 用Xillinx ISE自带的technology map viewer可以查看综合后的电路结构和内部信号名
称，
然后加入波形窗口仿真观察，正在调试中。 |
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s******u
发帖数: 501 | 6 FPGA+ARM SoC?
Xillinx的我没用过，不过最近用过一些altera的类似FPGA+ARM板子
一般来说你需要别人做好的一个kernel的branch，里面有标准的配置文件，板子的
device tree文件等等。加上一个arm的cross compiler就可以build一个kernel出来了
，顺便加加减减一些用得上用不上的module，比方说I2C什么的。
SPI和I2c相对简单，绝大多数soc都有标准的实现和相应的linux驱动，所以你只要照例
子写个c程序就可以按地址读写RTC或者显示模块了，用不着自己写驱动
soc端的gpio需要看情况，至少我用的altera是给了gpio的驱动的。
另外还有个可能是你们把所有的接口放在FPGA一端来完成，这样子你可能需要写个跟
FPGA通讯的驱动程序，或者通过mmap把寄存器映射到userspace来操作。
当然对写程序来说如果能直接写个userspace的app肯定比写kernel module要来的方便
。这里有个问题，如果你的程序要求很高的实时性的话恐怕最好还是写个kernel
module比较好，userspace的... 阅读全帖 |
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c*******h
发帖数: 4883 | 7 看manual
买的什么chip就选什么speed |
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m****l
发帖数: 42 | 8 用的器件型号是有速度级别的。property里当然要选正确的型号，实际上都有对应的选
项。 |
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T******T
发帖数: 3066 | 10 Xilinx5, -1 (slowest), -2, and -3 (fastest)
For CPLD it's the opposite, denotes actual macrocell in->out delay. |
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c*******h
发帖数: 4883 | 11 用modelsim/activhdl这样的仿真器。但是后仿真的时候，hdl定义的内部信号不一定
available。 |
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a********e
发帖数: 381 | 12 在chip scope/signal tap里面提前加入pre-synthesis的观测节点。不过有可能被综合
掉。
timing analysis report看过没有？在altera的FPGA上能跑通的话，xilinx上跑不通可
能是IO assignment或者timing的问题 |
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