VerilogA problem - EE版

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EE版 - VerilogA problem

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l******C
发帖数: 93

hi,
现在用verilogA写一些仿真的component，cadence version 6.13, VI editor.
以前，用VI 编辑完之后，他自动检查语法错误，如果过了之后，就会出现一个窗口，
问你要不要创建一个symbol.
可是现在我编辑完之后，保存退出，一点反应也没有了，
有人遇到过相似的问题吗？谢谢

t****t
发帖数: 62

一般是有symb了吧，如果你确信在lib manager里看不到的话，就开一个Unix terminal
到lib里去，手工把symbol干掉。具体的原因我也不知道，我们的CAE也解释不清楚。

【在 l******C 的大作中提到】

: hi,
: 现在用verilogA写一些仿真的component，cadence version 6.13, VI editor.
: 以前，用VI 编辑完之后，他自动检查语法错误，如果过了之后，就会出现一个窗口，
: 问你要不要创建一个symbol.
: 可是现在我编辑完之后，保存退出，一点反应也没有了，
: 有人遇到过相似的问题吗？谢谢

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