l******C
发帖数: 93 | 1 hi,
现在用verilogA写一些仿真的component，cadence version 6.13, VI editor.
以前，用VI 编辑完之后，他自动检查语法错误，如果过了之后，就会出现一个窗口，
问你要不要创建一个symbol.
可是现在我编辑完之后，保存退出，一点反应也没有了，
有人遇到过相似的问题吗？谢谢 |
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a********2
发帖数: 220 | 2 在做一个SAR ADC。想测一下做的comparator和DAC，有SAR logic的 verilogA code可以
share下吗？
麻烦发至a**********[email protected]
不甚感激啊 |
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l******h
发帖数: 2 | 3 Highly reputational company with very competitive compensation for all
positions.
Please send in your resume and position/positions you like to apply to my
email address below.
h*******[email protected]
All resumes will be deliver to hiring manager directly. Act fast!
Thanks!
Silicon Engineering Group
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Timing (STA) Manager
Senior Physical Design Engineer
CAD Manager - Front-End Design and Verification
Sr. CAD Engineer - Place & Route / Physical Design Engineer
Sr. CA... 阅读全帖 |
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l******h
发帖数: 2 | 4 Highly reputational company with very competitive compensation for all
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r*******2
发帖数: 104 | 5 现在在一个startup的EDA公司做C++编程和behavior modeling，就是各种Verilog/
VerilogA model~本身有一个ECE的PhD和CS的master，很想去业界几大知名EDA公司（其
实也就是Synopsys/Cadence/Xilinx/Mentor数的过来的几家）做码工或者R&D，不知道
版上有没有前辈能帮忙refer一下的，谢谢大家了~~ |
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i******l
发帖数: 103 | 6 来自主题: SanFrancisco版 - 真的很难过 这个时候就是你最好的学习进步的时候啊！
我当年编程还是大一的时候学的c,后来基本没有碰过，到读研要编图像程序，硬是熬了
个通宵才在第二天把程序交给老师了，当然，当时用的是vb,因为容易嘛。
后来看大家都在打工，于是也去找了个parttime的程序员的事情，老板给了个题目，回
来写了一个晚上，第二天老板说这个小软件写得很好，我很汗哪，这是我第一次用vc,
后来给他们做了1年。
后来一直到现在都做chip就没有用过vbvc了，但是上个工作，老板让搞个memory自动验
证的东西，就搞了几个星期用c,perl,veriloga弄完了，全自动memory的testbench,老
板用过了后那个激动啊，
所以说人都是给逼出来的，现在没有人逼我就只会做circuit了，你现在这么好的机会
当然要硬着头皮上啦，应该恭喜你才对
java
来混，真的迟早是要还 |
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s*****o
发帖数: 22187 | 7 试试用ahdlLib里的sampler？接在你要取样的输出，可以设定tsample。其实就是一个
取样的veriloga，你也可以自己写一个。这样做与仿真step无关，只不过是把
transient输出按等步长取样。当然transient step要远小于sample period。不知道是
不是你想要的。
Good Luck。 |
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s*****o
发帖数: 22187 | 8 I dont know how to adjust rdist_normal module. However I think maybe you can
build a linear feedback shift register (LFSR) in veriloga yourself.
Good Luck! |
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t****t
发帖数: 62 | 9 一般是有symb了吧，如果你确信在lib manager里看不到的话，就开一个Unix terminal
到lib里去，手工把symbol干掉。具体的原因我也不知道，我们的CAE也解释不清楚。 |
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h*******y
发帖数: 896 | 11 send me your resume if your background matches this position very well
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Job Posting: Feb 22, 2011
Primary Location: US-MI-Detroit (MI28)
Job: Intern (technical)
Education Level: Bachelor's Degree
Scope of Responsibilities/Expectations
Working in association with senior design engineers, conduct analytical
studies on engineering proposals to develop design for electronic components
, products and systems for automotive, analog and digital semiconductor, and... 阅读全帖 |
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I***a
发帖数: 704 | 12 1. 看看current probe的定义
2. 你就用个数组存下就可以了，
我觉得你可以在gigapedia上下个verilogA的书，
很老的书，你看了以后这2个问题就会了。 |
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w*****w
发帖数: 104 | 13 1. 中国至今ic产业人才奇缺，做AD/DA的非常少，做PLL的非常少，做Power的也非常少
就更别提有10年以上的经验的人才了。所以才有您上述的情况发生，其实AD/DA，PLL和
Power不属于一个领域，但是没有办法，不跨领域招人才的话就没有人才了；
2. 中国ic产业的公司也很少，做得好您和我看得上眼的更是屈指可数。所以很多时候
跳槽就意味着换一个专业领域，实属无奈之举，这是我们这一辈人的悲哀。
3. 其实就技术本身来说没有高低贵贱之分，在国外有senior的PCB工程师，画一个PCB
能够保证噪声和EMI的因素限制到最小，所以人家的一个PCB图纸值个几万美元。PCB设
计尚且如此何况ic设计呢？
4. Power确实不算是个新潮的技术。但是并不是如同您想象的一样处于很低级的水平。
现在做多通道DC-DC时的loop控制技术大多也会采用S-D技术。做power也会用到Matlab
，VerilogA等进行行为级的建模和仿真，Pinciple级的图纸或者专利也是价值连城的东
西。比如说我现在做的Ac-Dc LED Driver，需要从行为级上定义出一种更有竞争力的系
统框架，行为... 阅读全帖 |
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r*******2
发帖数: 104 | 14 现在在一个startup的EDA公司做C++编程和behavior modeling，就是各种Verilog/
VerilogA model~本身有一个ECE的PhD和CS的master，很想去业界几大知名EDA公司（其
实也就是Synopsys/Cadence/Xilinx/Mentor数的过来的几家）做码工或者R&D，不知道
版上有没有前辈能帮忙refer一下的，谢谢大家了~~ |
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