问一下cadence仿真 - EE版

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EE版 - 问一下cadence仿真

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f********o
发帖数: 2181

用某个公司提供的digital standard library
他们把电路图和版图都给加密了
现在想在cadence virtuoso里面仿真那些数字模块(INV, XOR, NAND, etc)
没有电路图, 只有cmos_sch格式的"Cellview for black box netlisting"
我试了Spectreverilog, 说这个不是digital block, 不能仿真
直接用Spctre生成的netlist, 那些数字模块都是空的
有没有什么办法仿真?
多谢

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