第5页 - 关于fpgas的讨论汇总 - 话题女王

这个做master thesis足够了。Approach是对的。做成了以后的
好处，是能在FPGA做各种各样的实时数字信号处理算法，对新
sensor的研究来说很重要。用一台计算机做不到实时。
Xlinux的工具还算好用。这个系统，至少要做一个学期吧。

a****l
发帖数: 8211

让你做graduate project的目的就是让你自己figure out这些tricks,不是吗?否则还要这个学习的过程干什么?自己多努力吧.
从道理上说,这种东西是很好做的,不应该有什么困难的.fpga也未必是唯一的最好的选择,不过没有specs,谁也说不清你现在的东西到底能做到什么程度,除非你有兴趣把全部的细节写出来,不过我看真的懂的人也未必有兴趣去仔细研究你的graduate project.

a******n
发帖数: 293

概念上来说，不算难，音频信号速度要求不高，小心FPGA和电脑的communication就是
了。不过对新手来说是够呛。

a******n
发帖数: 293

还有，一般FPGA的验证板开发商卖板子的时候会给一套document，然后里面会有一些简
单的例子demo怎么用各个interface，你要是能吧那些code找到，改改就能用了。

b*******2
发帖数: 2121

能否详细讲解一点? 那实时处理用什么比较合适?
我之前也有用过一点点labview 来control FPGA的小工作,不过不是实时处理,只是读取
数据而已.其他工具用什么比较合适呢?
多谢

a**i
发帖数: 419

啊，没仔细看原贴。我以为只是labview和它的数据采集卡而已。又仔细看了看，原来
是用labview对FPGA编程。这样的话，应该能完成你需要的工作。
不过，先打听一下价格吧。从描述的功能上来看，这东西不便宜。

c*******o
发帖数: 62

ft,当然让他去借了，系里的lab,senior lab,其他组，local有关系的公司，实验室，
问NI loan一个，有的地方多了去了，想办法喽。他要用labview fpga,不用pxi, crio
，你告诉我他要用什么
http://zone.ni.com/devzone/cda/tut/p/id/8089

d*******l
发帖数: 2567

来自主题: EE版 - fpga/CPLD好找工作不？

you should be able to find something in either FPGA/power electronics area
if you
have at least 2-3 years of expperience or equivalent.

l*****x
发帖数: 3431

来自主题: EE版 - fpga/CPLD好找工作不？

fpga主要是在军工那边找人，职位空缺多但是外国人很难进去

z******a
发帖数: 582

来自主题: EE版 - fpga/CPLD好找工作不？

FPGA 主要偏军工，这个确定吗？求正解。
我现在也在选方向,开始还想选这个，要是偏军工，我就不选了。
另外Embedded System怎么样，也偏军工吗？
Thanks in advance.

c*******r
发帖数: 275

来自主题: EE版 - fpga/CPLD好找工作不？

做fpga不太需要懂layout吧，基本就是用tool，又不是analog。

z*****n
发帖数: 447

类似CPU，FPGA是否也支持Active, Standby, or Sleep等模式，从而在轻负载的时候节
省能源？

d****o
发帖数: 1112

FPGA本身不支持，不过你可以自己写逻辑支持这些功能啊。

T******T
发帖数: 3066

FPGA has the capability of gated clock conversion, embedded CPU clock gating
wit WFI mode, dynamic clock mux which could be used to switch to a low
rated clock etc.
You can also implement sleep modes by implementing RTC island(with wakeup
capability), and using locally fanned out soft resets to hold all other
blocks in quiescent state. Pretty much the only thing you can not do is to
run the chip at a reduced voltage, or turn off/on the voltage regulators.
Otherwise, you can always figure out a

T******T
发帖数: 3066

Just found this Xilinx whitepaper on FPGA power reduction techniques in
Chinese. Worth a read !
http://china.xilinx.com/china/xcell/xl25/xcell25_456.pdf

d****o
发帖数: 1112

第二个可能不对。。。FPGA一般要求固定的电压，对于core来说往往还要求+/-3%，降低
电压一般不可行

development.
design

T******T
发帖数: 3066

Yeah, but that's vendor's own hardware low power support and if you count on
that solely for power reduction, then you're gonna be tied with that device
family.
I would prefer to do something more generic, and only in addition use the
device specific methods. That way, if your design was ported to another FPGA
family, you wouldn't have to re-design the whole low power architecture.

d****o
发帖数: 1112

microp-controller or processor is far more flexible to deal with low power.
FPGA definitely comsumes more power.

s*****y
发帖数: 1974

能找到工作，比不上cs
长远工作应该有，薪水还可以，暴发户估计困难点
哦对了，很多做过FPGA小项目就声称懂VLSI的不在上述之列
不是说你啊，呵呵，简历里见过太多这样的人

a*****8
发帖数: 261

牛人，能不能展开说说。。。
另外，敢问牛人做什么方向的？
我就是做FPGA 的。感觉和嵌入式系统更靠谱。。。

t*****l
发帖数: 2658

FPGA的硬件设计超级简单。

PCB

m*****t
发帖数: 3477

我那天看到一个帖子，讲FPGA用在金融领域，似乎是利用其并行计算建模的性能优势，
以硬件替代软件。
这里有谁了解的，给说说看。

a*****8
发帖数: 261

大牛此话怎讲？是指PCB 超级简单，还是FPGA 的VHDL 超级简单？

a*****u
发帖数: 157

超算这块FPGA完全被GPU干掉。。一点没胜算。。工作频率，硬件效率差太多。。
可能就RANDOM NUMBER GENERATION还能比比，其它计算方面都远远不如。。

s*****y
发帖数: 1974

搞FPGA的要去搞算法，
搞算法的要去搞软件，
搞软件的要去搞quant,
搞quant的要去搞trader，
搞trader的说，你们都搞完了，让我搞谁去？
呵呵

r*******n
发帖数: 3020

what about GPU vs FPGA?

m**e
发帖数: 323

来自主题: EE版 - Design Compiler综合FPGA问题

还有人用DC FPGA?
一般LUT的function用INIT value表示就可以了，
详情参见xilinx的document.

,

I***a
发帖数: 704

来自主题: EE版 - 有谁用过Precision或者Synplify来综合FPGA的？

有谁用过Precision或者Synplify来综合FPGA的？
综合后的结果是以什么格式导入到Quartus或者ISE里的？
thanks.

S******s
发帖数: 5376

来自主题: EE版 - FPGA 的出路在哪

本身做FPGA emulation这块算是ASIC verification engineer的活儿吧
所以我估计要转也就能转做verification
何不学学embedded呢？
做系统比做芯片赚钱吧？
仅供参考！

T******T
发帖数: 3066

What's your utilization % ? Virtex5? What Freq are you trying to close
timing at ? How much are you over on your worst path delay ?
Are you constraining your design or letting the tool just go at it? Have
you properly defined all your clock domains, false path and multi-cycle path
in the constraint file ? Any non-converted clock gates or Clock mux in
your .srr synthesis report? That could screw up the clock tree for FPGA as
well.

a*****u
发帖数: 157

it seems your question is: i really know nothing about FPGA, how can i get
my design right...
to be honest, there is no sush shortcut..read the tool manual first, it will
answer all your question like how to set timing constraint and how to use
floorplan...don't expect someone on bbs can teach you..

T******T
发帖数: 3066

Don't worry, it ain't that hard, just gotta understand your design to
constraint properly.
For false/multi-cycle path definitions check here :
http://www.fpgacentral.com/docs/fpga-tutorial/xilinx-timing-
constraints
For Xilinx Timing constraints User Guide:
http://www.xilinx.com/itp/xilinx10/books/docs/timing_constraint
ming_constraints_ug.pdf
Without proper constraints, you are at the mercy of the Xilinx PNR
tool, and the result could be build->build variant. If you are short
in RAM/CPU horsepo... 阅读全帖

T******T
发帖数: 3066