請教有關FPGA LUT實現指定delay數值 - EE版 - 未名存档

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EE版 - 請教有關FPGA LUT實現指定delay數值

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T**i 发帖数: 203	1 請問Xilinx FPGA的LUT可以實現指定數值的delay麼，比如說5ns，5.5ns，6ns，6.5ns ，7ns這樣的delay值？
z****y 发帖数: 22	2 LUT 的延迟是固定的，看数据手册
T**i 发帖数: 203	3 你的意思時說知道單個LUT的延遲後，採用多個LUT串聯的方式來實現不同數值的delay？【在 z****y 的大作中提到】 : LUT 的延迟是固定的，看数据手册
z****y 发帖数: 22	4 你为什么要用LUT去创建delay, 你可以insert buffer
c*********l 发帖数: 1065	5 fpga的lut延时比buffer准确多了，syn也有好处，不像asic自己手画【在 z****y 的大作中提到】 : 你为什么要用LUT去创建delay, 你可以insert buffer
c*********l 发帖数: 1065	6 google delayline DPWM.... delay？【在 T**i 的大作中提到】 : 你的意思時說知道單個LUT的延遲後，採用多個LUT串聯的方式來實現不同數值的delay？
T**i 发帖数: 203	7 採用carry chain來實現不同數值的delay，和使用LUT比較起來，哪個更好一點呢？【在 c*********l 的大作中提到】 : google delayline DPWM.... : : delay？

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