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EE版 - verilog 的问题
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a*****8
发帖数: 261
1
请问下面两个always process的不同:
第一个process,有 #1 delay:
always @(posedge clk or negedge rst_n) begin
if (~rst_n)
dout <= #1 12'h0;
else
dout <= #1 din;
end
第二个process, 没有 #1 delay:
always @(posedge clk or negedge rst_n) begin
if (~rst_n)
dout <= #1 12'h0;
else
dout <= #1 din;
end
谢谢。
c********e
发帖数: 1209
2
一般都用第一个加延时

【在 a*****8 的大作中提到】
: 请问下面两个always process的不同:
: 第一个process,有 #1 delay:
: always @(posedge clk or negedge rst_n) begin
: if (~rst_n)
: dout <= #1 12'h0;
: else
: dout <= #1 din;
: end
: 第二个process, 没有 #1 delay:
: always @(posedge clk or negedge rst_n) begin

a*****8
发帖数: 261
3
我也知道。就是请问为什么要用加延时的?

【在 c********e 的大作中提到】
: 一般都用第一个加延时
p******a
发帖数: 130
4
这里的延时是为仿真加的。 综合的时候这些延时设定被自动忽略。

【在 a*****8 的大作中提到】
: 我也知道。就是请问为什么要用加延时的?
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