a*****8
发帖数: 261 | 1 在verilog 里，如何付零？？
比如：
wire [127:0] ila_data;
assign ila_data[0] = 1'b0;
assign ila_data[1] = 1'b0;
assign ila_data[127:2] = 0;
不知道最后一句话对不对，是不是应该写成：
assign ila_data[127:2] = {126{1'b0}};
请高手指点。谢谢。。 |
e****y
发帖数: 27 | 2 Just do
assign ila_data = 0; |
o********s
发帖数: 66 | 3 右边应该写成126'b0吧。
意思是126位binary number 0 |
o****m
发帖数: 633 | 4 比较认同这个写法。
assign ila_data[127:0] = {128{1'b0}};
因为很容易把参数抽出来。
assign ila_data[ILA_DATA_WIDTH - 1:0] = {ILA_DATA_WIDTH{1'b0}};
或者 再定义一个参数。
parameter INIT_ILA_VAL = {ILA_DATA_WIDTH{1'b0}};
assign ila_data[ILA_DATA_WIDTH - 1 :0] = INIT_ILA_VAL; |
s****o
发帖数: 21 | 5 simple one ( for verilog2001 ):
wire [127:0] ila_data = 128'b0; |
