T******T
发帖数: 3066 | 1 对这个领域有些好奇+兴趣，知道这里有些做ASYNC VLSI研究的,能否给大家科普一下?
另外有哪些业内公司/产品已经开始运用这些技术，ASYNC VLSI CAD/EDA的tool哪里可
以找到？
多谢！ |
S******s
发帖数: 5376 | 2 目前的async company基本上都是基于大学的
比如silistix是基于英国u of manchester，貌似做的比较广，主要是network on chip
fulcrum是基于caltech的，主要产品，以太网交换路由芯片
achronix（好像是这么写的），好像是基于cornell，异步FPGA
飞利浦分出来的handshake solution，头一阵子说破产了，不知道现在咋样。
sun microsystem的research lab一直在搞async的东西，大牛很多。
还有几家法国公司，忘记什么名字了。
这个领域主要是缺少CAD TOOL，大家都有自己的一套方法，不够standard。像
handshake solutions，整套流程不外泄，外人不知道他们具体怎么做出来的。
异步设计基于各种timing
1. delay insensitive or quasi delay insensitive circuit operates independent
delay on gates and wires. 但是做出来的电路比较复杂，没什么优势，主要就是解
决的async的timing难度问题。
2. metric timing by chris myers. 主要是预估一个信号从enabled到fire的delay
bound。但凡有timing assumption，出来的电路就比delay insensitive的要优化很多。
3. unit delay model by大牛ivan sutherland，他的gasp高速电路杠杠快，设计是用
single track signaling，并且self-resetting，假设每个gate是unit delay进行分析
，最后需要custom sizing transistor to yield unit delay。基本上需要全手工
layout。
4. relative timing by ken stevens. 目前有整套设计流程，支持传统EDA工具，比如
SYNOPSYS, CADENCE工具。除了支持desynchronization外，还支持纯异步设计。目前至
少有3x power和performance improvement over synchronous counterpart.
等等，等等
乱七八糟一堆堆的
【在 T******T 的大作中提到】
: 对这个领域有些好奇+兴趣，知道这里有些做ASYNC VLSI研究的,能否给大家科普一下?
: 另外有哪些业内公司/产品已经开始运用这些技术，ASYNC VLSI CAD/EDA的tool哪里可
: 以找到？
: 多谢！
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s******s
发帖数: 121 | 3 NIU!
chip
independent
多。
下?
里可
【在 S******s 的大作中提到】
: 目前的async company基本上都是基于大学的
: 比如silistix是基于英国u of manchester，貌似做的比较广，主要是network on chip
: fulcrum是基于caltech的，主要产品，以太网交换路由芯片
: achronix（好像是这么写的），好像是基于cornell，异步FPGA
: 飞利浦分出来的handshake solution，头一阵子说破产了，不知道现在咋样。
: sun microsystem的research lab一直在搞async的东西，大牛很多。
: 还有几家法国公司，忘记什么名字了。
: 这个领域主要是缺少CAD TOOL，大家都有自己的一套方法，不够standard。像
: handshake solutions，整套流程不外泄，外人不知道他们具体怎么做出来的。
: 异步设计基于各种timing
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kn
发帖数: 2446 | 4 我知道一个法国公司，Tiempo，http://www.tiempo-ic.com/
在搞异步VLSI
chip
【在 S******s 的大作中提到】
: 目前的async company基本上都是基于大学的
: 比如silistix是基于英国u of manchester，貌似做的比较广，主要是network on chip
: fulcrum是基于caltech的，主要产品，以太网交换路由芯片
: achronix（好像是这么写的），好像是基于cornell，异步FPGA
: 飞利浦分出来的handshake solution，头一阵子说破产了，不知道现在咋样。
: sun microsystem的research lab一直在搞async的东西，大牛很多。
: 还有几家法国公司，忘记什么名字了。
: 这个领域主要是缺少CAD TOOL，大家都有自己的一套方法，不够standard。像
: handshake solutions，整套流程不外泄，外人不知道他们具体怎么做出来的。
: 异步设计基于各种timing
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s*********9
发帖数: 241 | 5 network on chip 只能搞异步吗？能同步的不？
异步的主要难度好像就是都是non determinated的吧？ |
S******s
发帖数: 5376 | 6 对对，这个公司依托于一个research机构
还有一个法国公司，忘记名字了，出现在之前哪位大侠贴的60 startup的那个链接里。
【在 kn 的大作中提到】
: 我知道一个法国公司，Tiempo，http://www.tiempo-ic.com/
: 在搞异步VLSI
:
: chip
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S******s
发帖数: 5376 | 7 同步也有好多吧，TI就在搞
【在 s*********9 的大作中提到】
: network on chip 只能搞异步吗？能同步的不？
: 异步的主要难度好像就是都是non determinated的吧？
|
T******T
发帖数: 3066 | 8 Nice, very informative, thanks so much ! I read about QDI from Caltech,
novel but it seems like #4 approach might have more chance of getting
adopted by the industry ?
For companies who would like to port their current synchronous design to
Async for analysis, can the current Async EDA tools do that readily at the
RTL level and still achieve 3x power and performance gain ?
If so, man that would be huge.
chip
【在 S******s 的大作中提到】
: 目前的async company基本上都是基于大学的
: 比如silistix是基于英国u of manchester，貌似做的比较广，主要是network on chip
: fulcrum是基于caltech的，主要产品，以太网交换路由芯片
: achronix（好像是这么写的），好像是基于cornell，异步FPGA
: 飞利浦分出来的handshake solution，头一阵子说破产了，不知道现在咋样。
: sun microsystem的research lab一直在搞async的东西，大牛很多。
: 还有几家法国公司，忘记什么名字了。
: 这个领域主要是缺少CAD TOOL，大家都有自己的一套方法，不够standard。像
: handshake solutions，整套流程不外泄，外人不知道他们具体怎么做出来的。
: 异步设计基于各种timing
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S******s
发帖数: 5376 | 9 其实desynchronization的提出就是为了使用clocked CAD tools。把同步的clock换成
handshake controller，data path的storage element换不换成latch无所谓（latch和
ff比还是差不少）。
4 只是提供了一种对应方案，同时支持除了desynchronization以外的纯异步设计。
1是untimed，2，3，4都是timed，出来的电路要简化不少，power和performance好的多。
4的整套流程实际上还需要其他custom formal verification tool来对asynchronous
handshake controller进行timing提取，以保证其正确性。一旦这个搞定后，就可以当
作一个module来instantiate，做system level的design了，system level design就直
接用标准EDA工具来做，包括timing driven synthesis, P&R，和post-layout timing
validation。
desynchronization研究的人不少，我不是特别熟悉，但是把现有的同步的东西拿过来
给desynchronized了，应该有3倍的performance和power benefits。3倍可能算是保守
吧，以前那帮做async的人，全手工设计的时候，最好能达到10倍。
但是现在的大公司都不愿意把时间和精力放在这方面。据我所知，好像intel原来还做
这方面的research，没应用在产品中，现在根本不做了。只有sun microsystem的
research lab一直在坚持做。
to
【在 T******T 的大作中提到】
: Nice, very informative, thanks so much ! I read about QDI from Caltech,
: novel but it seems like #4 approach might have more chance of getting
: adopted by the industry ?
: For companies who would like to port their current synchronous design to
: Async for analysis, can the current Async EDA tools do that readily at the
: RTL level and still achieve 3x power and performance gain ?
: If so, man that would be huge.
:
: chip
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T******T
发帖数: 3066 | 10 对这个领域有些好奇+兴趣，知道这里有些做ASYNC VLSI研究的,能否给大家科普一下?
另外有哪些业内公司/产品已经开始运用这些技术，ASYNC VLSI CAD/EDA的tool哪里可
以找到？
多谢！ |
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S******s
发帖数: 5376 | 11 目前的async company基本上都是基于大学的
比如silistix是基于英国u of manchester，貌似做的比较广，主要是network on chip
fulcrum是基于caltech的，主要产品，以太网交换路由芯片
achronix（好像是这么写的），好像是基于cornell，异步FPGA
飞利浦分出来的handshake solution，头一阵子说破产了，不知道现在咋样。
sun microsystem的research lab一直在搞async的东西，大牛很多。
还有几家法国公司，忘记什么名字了。
这个领域主要是缺少CAD TOOL，大家都有自己的一套方法，不够standard。像
handshake solutions，整套流程不外泄，外人不知道他们具体怎么做出来的。
异步设计基于各种timing
1. delay insensitive or quasi delay insensitive circuit operates independent
delay on gates and wires. 但是做出来的电路比较复杂，没什么优势，主要就是解
决的async的timing难度问题。
2. metric timing by chris myers. 主要是预估一个信号从enabled到fire的delay
bound。但凡有timing assumption，出来的电路就比delay insensitive的要优化很多。
3. unit delay model by大牛ivan sutherland，他的gasp高速电路杠杠快，设计是用
single track signaling，并且self-resetting，假设每个gate是unit delay进行分析
，最后需要custom sizing transistor to yield unit delay。基本上需要全手工
layout。
4. relative timing by ken stevens. 目前有整套设计流程，支持传统EDA工具，比如
SYNOPSYS, CADENCE工具。除了支持desynchronization外，还支持纯异步设计。目前至
少有3x power和performance improvement over synchronous counterpart.
等等，等等
乱七八糟一堆堆的
【在 T******T 的大作中提到】
: 对这个领域有些好奇+兴趣，知道这里有些做ASYNC VLSI研究的,能否给大家科普一下?
: 另外有哪些业内公司/产品已经开始运用这些技术，ASYNC VLSI CAD/EDA的tool哪里可
: 以找到？
: 多谢！
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s******s
发帖数: 121 | 12 NIU!
chip
independent
多。
下?
里可
【在 S******s 的大作中提到】
: 目前的async company基本上都是基于大学的
: 比如silistix是基于英国u of manchester，貌似做的比较广，主要是network on chip
: fulcrum是基于caltech的，主要产品，以太网交换路由芯片
: achronix（好像是这么写的），好像是基于cornell，异步FPGA
: 飞利浦分出来的handshake solution，头一阵子说破产了，不知道现在咋样。
: sun microsystem的research lab一直在搞async的东西，大牛很多。
: 还有几家法国公司，忘记什么名字了。
: 这个领域主要是缺少CAD TOOL，大家都有自己的一套方法，不够standard。像
: handshake solutions，整套流程不外泄，外人不知道他们具体怎么做出来的。
: 异步设计基于各种timing
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kn
发帖数: 2446 | 13 我知道一个法国公司，Tiempo，http://www.tiempo-ic.com/
在搞异步VLSI
chip
【在 S******s 的大作中提到】
: 目前的async company基本上都是基于大学的
: 比如silistix是基于英国u of manchester，貌似做的比较广，主要是network on chip
: fulcrum是基于caltech的，主要产品，以太网交换路由芯片
: achronix（好像是这么写的），好像是基于cornell，异步FPGA
: 飞利浦分出来的handshake solution，头一阵子说破产了，不知道现在咋样。
: sun microsystem的research lab一直在搞async的东西，大牛很多。
: 还有几家法国公司，忘记什么名字了。
: 这个领域主要是缺少CAD TOOL，大家都有自己的一套方法，不够standard。像
: handshake solutions，整套流程不外泄，外人不知道他们具体怎么做出来的。
: 异步设计基于各种timing
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s*********9
发帖数: 241 | 14 network on chip 只能搞异步吗？能同步的不？
异步的主要难度好像就是都是non determinated的吧？ |
S******s
发帖数: 5376 | 15 对对，这个公司依托于一个research机构
还有一个法国公司，忘记名字了，出现在之前哪位大侠贴的60 startup的那个链接里。
【在 kn 的大作中提到】
: 我知道一个法国公司，Tiempo，http://www.tiempo-ic.com/
: 在搞异步VLSI
:
: chip
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S******s
发帖数: 5376 | 16 同步也有好多吧，TI就在搞
【在 s*********9 的大作中提到】
: network on chip 只能搞异步吗？能同步的不？
: 异步的主要难度好像就是都是non determinated的吧？
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T******T
发帖数: 3066 | 17 Nice, very informative, thanks so much ! I read about QDI from Caltech,
novel but it seems like #4 approach might have more chance of getting
adopted by the industry ?
For companies who would like to port their current synchronous design to
Async for analysis, can the current Async EDA tools do that readily at the
RTL level and still achieve 3x power and performance gain ?
If so, man that would be huge.
chip
【在 S******s 的大作中提到】
: 目前的async company基本上都是基于大学的
: 比如silistix是基于英国u of manchester，貌似做的比较广，主要是network on chip
: fulcrum是基于caltech的，主要产品，以太网交换路由芯片
: achronix（好像是这么写的），好像是基于cornell，异步FPGA
: 飞利浦分出来的handshake solution，头一阵子说破产了，不知道现在咋样。
: sun microsystem的research lab一直在搞async的东西，大牛很多。
: 还有几家法国公司，忘记什么名字了。
: 这个领域主要是缺少CAD TOOL，大家都有自己的一套方法，不够standard。像
: handshake solutions，整套流程不外泄，外人不知道他们具体怎么做出来的。
: 异步设计基于各种timing
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S******s
发帖数: 5376 | 18 其实desynchronization的提出就是为了使用clocked CAD tools。把同步的clock换成
handshake controller，data path的storage element换不换成latch无所谓（latch和
ff比还是差不少）。
4 只是提供了一种对应方案，同时支持除了desynchronization以外的纯异步设计。
1是untimed，2，3，4都是timed，出来的电路要简化不少，power和performance好的多。
4的整套流程实际上还需要其他custom formal verification tool来对asynchronous
handshake controller进行timing提取，以保证其正确性。一旦这个搞定后，就可以当
作一个module来instantiate，做system level的design了，system level design就直
接用标准EDA工具来做，包括timing driven synthesis, P&R，和post-layout timing
validation。
desynchronization研究的人不少，我不是特别熟悉，但是把现有的同步的东西拿过来
给desynchronized了，应该有3倍的performance和power benefits。3倍可能算是保守
吧，以前那帮做async的人，全手工设计的时候，最好能达到10倍。
但是现在的大公司都不愿意把时间和精力放在这方面。据我所知，好像intel原来还做
这方面的research，没应用在产品中，现在根本不做了。只有sun microsystem的
research lab一直在坚持做。
to
【在 T******T 的大作中提到】
: Nice, very informative, thanks so much ! I read about QDI from Caltech,
: novel but it seems like #4 approach might have more chance of getting
: adopted by the industry ?
: For companies who would like to port their current synchronous design to
: Async for analysis, can the current Async EDA tools do that readily at the
: RTL level and still achieve 3x power and performance gain ?
: If so, man that would be huge.
:
: chip
|
I***a
发帖数: 704 | 19 fulcrum, silistix, handshake solutions, sun microsystem的research lab
现在全部垮了
chip
【在 S******s 的大作中提到】
: 目前的async company基本上都是基于大学的
: 比如silistix是基于英国u of manchester，貌似做的比较广，主要是network on chip
: fulcrum是基于caltech的，主要产品，以太网交换路由芯片
: achronix（好像是这么写的），好像是基于cornell，异步FPGA
: 飞利浦分出来的handshake solution，头一阵子说破产了，不知道现在咋样。
: sun microsystem的research lab一直在搞async的东西，大牛很多。
: 还有几家法国公司，忘记什么名字了。
: 这个领域主要是缺少CAD TOOL，大家都有自己的一套方法，不够standard。像
: handshake solutions，整套流程不外泄，外人不知道他们具体怎么做出来的。
: 异步设计基于各种timing
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