w*****r
发帖数: 348 | 1 For the attached NAND gate, what will be the longest tphl delay?
AB=10->AB=11 or
AB=00->AB=11?
For the NOR gate, what will be the longest tplh delay?
AB=10->AB=00 or
AB=11->AB=00 ?
Can anyone help?
Thanks a lot! |
E*****a
发帖数: 757 | 2 猜的
1. AB=00->11 delay大
2. AB=10->00 delay大
主要是从寄生电容考虑吧
【在 w*****r 的大作中提到】
: For the attached NAND gate, what will be the longest tphl delay?
: AB=10->AB=11 or
: AB=00->AB=11?
: For the NOR gate, what will be the longest tplh delay?
: AB=10->AB=00 or
: AB=11->AB=00 ?
: Can anyone help?
: Thanks a lot!
|
w*****r
发帖数: 348 | 3 呵呵，和我测的一样，能说的详细点么？我就是不知道在这种情况下怎么考虑寄生电容
谢谢
【在 E*****a 的大作中提到】
: 猜的
: 1. AB=00->11 delay大
: 2. AB=10->00 delay大
: 主要是从寄生电容考虑吧
|
E*****a
发帖数: 757 | 4 第一个，把top预先打开，那第二个信号来的时候，只需要charge下面那个门的
寄生电容，所以会小些
第二个是一样道理。我没有精确的想。画一下Cds的位置和电压变化就能看出来
【在 w*****r 的大作中提到】
: 呵呵，和我测的一样，能说的详细点么？我就是不知道在这种情况下怎么考虑寄生电容
: 谢谢
|
w*****r
发帖数: 348 | 5 NAND gate，charge 电容？ 我能够理解AB=01>11的时候，下面的寄生电容已经
discharge了，
所以delay最小。但是AB=10或者00的时候，我不明白怎么去分析这个寄生电容。
【在 E*****a 的大作中提到】
: 第一个，把top预先打开，那第二个信号来的时候，只需要charge下面那个门的
: 寄生电容，所以会小些
: 第二个是一样道理。我没有精确的想。画一下Cds的位置和电压变化就能看出来
|
o********s
发帖数: 66 | 6 Nand的pull down netword 和NOR的pull up network两个串联的晶体管中间会有一个对
地的电容Cin。差别就在那里吧。
我记得书上有说信号来得慢的那个晶体管在串联的时候要放得离output近，这样可以提
高速度，应该就是指这个。 |
E*****a
发帖数: 757 | 7 恩。这个schematic不知道是不是和layout相关。
不过肯定是cap有关
【在 o********s 的大作中提到】
: Nand的pull down netword 和NOR的pull up network两个串联的晶体管中间会有一个对
: 地的电容Cin。差别就在那里吧。
: 我记得书上有说信号来得慢的那个晶体管在串联的时候要放得离output近，这样可以提
: 高速度，应该就是指这个。
|
E*****a
发帖数: 757 | 8 哪种情况还不明白？我们再分析一下好了
【在 w*****r 的大作中提到】
: NAND gate，charge 电容？ 我能够理解AB=01>11的时候，下面的寄生电容已经
: discharge了，
: 所以delay最小。但是AB=10或者00的时候，我不明白怎么去分析这个寄生电容。
|
w*****r
发帖数: 348 | 9 通常我们考虑是minimum delay。所以最晚的信号离output最近，而且这个可以由寄生
电容分析得
来。现在的问题是我们考虑的是maximum delay，怎么利用寄生电容来考虑呢？比如你
说的第一种情
况，top的打开，会charge两个noms之前的电容吗？
【在 E*****a 的大作中提到】
: 哪种情况还不明白？我们再分析一下好了
|
E*****a
发帖数: 757 | 10 假设layout没区别。就用cap考虑吧。我也不是搞这个的。只是common sense
【在 w*****r 的大作中提到】
: 通常我们考虑是minimum delay。所以最晚的信号离output最近，而且这个可以由寄生
: 电容分析得
: 来。现在的问题是我们考虑的是maximum delay，怎么利用寄生电容来考虑呢？比如你
: 说的第一种情
: 况，top的打开，会charge两个noms之前的电容吗？
|
|
|
w*****r
发帖数: 348 | 11 你这个common sense怎么厉害？用电容考虑，我还是没有考虑出来，你解释的，我也看
不太明白
【在 E*****a 的大作中提到】
: 假设layout没区别。就用cap考虑吧。我也不是搞这个的。只是common sense
|
E*****a
发帖数: 757 | 12 哈哈。
反正思路不出这个圈子。你就画Cds，每个都画。pre-charge都考虑进去就好了
要不simulate一下也快。
我不是做这个的。我知道应该这么想而已。多的details我就不想了吧
【在 w*****r 的大作中提到】
: 你这个common sense怎么厉害？用电容考虑，我还是没有考虑出来，你解释的，我也看
: 不太明白
|
w*****r
发帖数: 348 | 13 恩，谢谢了
【在 E*****a 的大作中提到】
: 哈哈。
: 反正思路不出这个圈子。你就画Cds，每个都画。pre-charge都考虑进去就好了
: 要不simulate一下也快。
: 我不是做这个的。我知道应该这么想而已。多的details我就不想了吧
|
g**l
发帖数: 19 | |
o****m
发帖数: 633 | 15 digital_integrated_circuits_a_design_perspective__2nd_ed
P235
There is a graph demonstrating the waveform for NAND cmos gate. |
w*****r
发帖数: 348 | 16 能PM一个scanned copy 给我吗？
【在 o****m 的大作中提到】
: digital_integrated_circuits_a_design_perspective__2nd_ed
: P235
: There is a graph demonstrating the waveform for NAND cmos gate.
|
o********s
发帖数: 66 | 17 原来是因为PUN，A＝B＝0的时候比A＝1， B＝0的时候强， 所以NANDA＝1，B＝0的时候
下拉快 |
j******e
发帖数: 526 | 18 第二个，一个是Cds,一个是1/2Cds吧
10->00的时候是CDS，delay比较大
【在 w*****r 的大作中提到】
: For the attached NAND gate, what will be the longest tphl delay?
: AB=10->AB=11 or
: AB=00->AB=11?
: For the NOR gate, what will be the longest tplh delay?
: AB=10->AB=00 or
: AB=11->AB=00 ?
: Can anyone help?
: Thanks a lot!
|
w*****r
发帖数: 348 | 19
【在 o****m 的大作中提到】
: digital_integrated_circuits_a_design_perspective__2nd_ed
: P235
: There is a graph demonstrating the waveform for NAND cmos gate.
|
w*****r
发帖数: 348 | 20 Thanks. Now I get it.
【在 o****m 的大作中提到】
: digital_integrated_circuits_a_design_perspective__2nd_ed
: P235
: There is a graph demonstrating the waveform for NAND cmos gate.
|
w*****s
发帖数: 433 | 21 can you post the graph here?Thanks！ |
