I***a
发帖数: 704 | 1 我用Design Compiler综合得到的verilog网表导入cadence的时候碰到了个问题:
verilog网表里的cell 都是没有 vdd, gnd pin的,
但是cadence 里对应的 cell 都有 vdd, gnd pin,
所以导入的时候因为vdd gnd pin的不对应(verilog网表里没有, cadence里有)所以不
成功，有谁知道怎么解决吗？thanks.
我用的标准cell，所以不可能cadence修改里的cell.
E.g. symbol contains VDD and VSS pins but not the verilog netlist. |
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