t*****k
发帖数: 390 | 1 两个Flipflop FF1, FF2的clock signal用同一个mux 驱动， mux的0，1端连着两个不同
的clock signal，FF1的output和FF2的Data input中间是用一个combinational circui
t连接起来，现在做3个simulation run：
第一个run： mux的select signal 是constant 0
第二个run： mux的select signal 是constant 1
第三个run： mux的select signal 是constant x
这3个run出来的结果有什么不同？ thanks |
s***f
发帖数: 226 | 2 第一，二个的性质由两个时钟信号决定，基本是一快，一慢了，也就是说你得看它的
setup time和hold time violation.
第三个因为选择信号是x，那得看这个mux在HDL里面是怎么实现的，是if还是case，不
同的HDL，会产生不同的选择。
本人才疏学浅，欢迎楼下的补充或纠正错误。 |
f*********y
发帖数: 79 | 3 我觉得这个关键看mux是怎么设计的。sel=0 sel=1可能会有不同的clock skew 影响两
个dff的timing。
如果输入是X的话 在post-syn simulation 是不是输出应该也是X？
不同
circui
【在 t*****k 的大作中提到】
: 两个Flipflop FF1, FF2的clock signal用同一个mux 驱动， mux的0，1端连着两个不同
: 的clock signal，FF1的output和FF2的Data input中间是用一个combinational circui
: t连接起来，现在做3个simulation run：
: 第一个run： mux的select signal 是constant 0
: 第二个run： mux的select signal 是constant 1
: 第三个run： mux的select signal 是constant x
: 这3个run出来的结果有什么不同？ thanks
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t*****k
发帖数: 390 | 4 不知道这个问题他们想问什么，这道题目是Synopsys Primetime group的debugging组
的...
【在 f*********y 的大作中提到】
: 我觉得这个关键看mux是怎么设计的。sel=0 sel=1可能会有不同的clock skew 影响两
: 个dff的timing。
: 如果输入是X的话 在post-syn simulation 是不是输出应该也是X？
:
: 不同
: circui
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