f*********r 发帖数: 674 | 1 上次有个电面, 那个人非得说jitter是skew的一部分化到公式里. 有没有牛人给解释一
下? | m********e 发帖数: 585 | 2 the principle is the same: hold time and setup time violation. period jitter
is due to the periods of two consecutive clocks are different.
【在 f*********r 的大作中提到】 : 上次有个电面, 那个人非得说jitter是skew的一部分化到公式里. 有没有牛人给解释一 : 下?
| a*****u 发帖数: 157 | 3 jitter是时钟源自己的问题,比如一个周期是1.1ns,另一个周期是0.9ns。skew是CTS
的BUFFER路径不同造成的。这两个都可以归为clock_uncertainty.
至于JITTER和SKEW是怎么影响SETUP TIME的,你可以考虑如果前一个时钟晚来了0.1ns
,后一个早来了0.1ns,那么关键路径所剩下的时间,就比原来少了0.2ns。这就是
clock uncertainty影响fmax的方式。 | u*****5 发帖数: 85 | |
|