u********t
发帖数: 15 | 1 对于双向的总线,貌似应该两个方向的信号驱动时都应该是阻抗匹配的,但是为何好多电
路都只针对一个方向串Rs或者末端Rt? 是失误还是另有他解?突然脑筋转到这疙瘩, 想
不通啊~~谁得空指点一下? | a*****n
发帖数: 11 | | c*******l
发帖数: 4801 | 3 就导线本身应该是两个方向对等的阻抗，是不是和收发端自己的阻抗有关泥？
【在 u********t 的大作中提到】
: 对于双向的总线,貌似应该两个方向的信号驱动时都应该是阻抗匹配的,但是为何好多电
: 路都只针对一个方向串Rs或者末端Rt? 是失误还是另有他解?突然脑筋转到这疙瘩, 想
: 不通啊~~谁得空指点一下?
| c*****n
发帖数: 1877 | 4 匹配一般只要在源或者负载就可以了，假设采用源匹配，负载阻抗无穷大，那么行波到
达负载后，反射系数为1，这个发射波返回到源以后，因为有源匹配，不会再有反射，这
样源的电压就实际上全部加到负载上了(假设传输线是理想的而且长度是半波长的整数
倍)。更简单的分析就是用史
密斯圆图，如果你学过微波工程的话: 匹配电阻加任何长度的理想传输线，在传输线的
另一端的等效电阻仍然是匹配电阻。这样的话如果采用负载匹配，理想传输线
长度就可以等效为0，显然源的电压可以全部加在负载上了。如果采用源匹配，负载端
输入阻抗无穷大，经过半波长整数倍的理想传输线后，等效电阻仍然是无穷大，电压全
部加到负载上，此时源匹配电阻的作用是吸收放射波，避免前面的信号干扰后来的信号。
如果负载和源都有匹配电阻，在传输线不是理想的时候波形会保持得更好一些，但是只
能有一半的电压加在负载上。所以在传输线不是很差的情况下，只用一个匹配电阻更好。
【在 u********t 的大作中提到】
: 对于双向的总线,貌似应该两个方向的信号驱动时都应该是阻抗匹配的,但是为何好多电
: 路都只针对一个方向串Rs或者末端Rt? 是失误还是另有他解?突然脑筋转到这疙瘩, 想
: 不通啊~~谁得空指点一下?
| u********t
发帖数: 15 | 5 受教啦,多谢各位 //bow
但是,cariban , 你解释的是阻抗匹配的原理,很专业和仔细. 但是我的疑惑不是说为什
么只选用负载和源端之一进行匹配,
而是
当A drives B: Node A --Rs----->------Z0-----------Node B
Rs的源端匹配消除二次反射,同时一次反射波把node B电压从1/2提到全部
对于双向总线, 当情况变成
B drives A: Node A Rs------<-----Z0-----------Node B
Node A这个时候做接收端,输入电阻大,串一个Rs不影响什么, 但是对于这个时候的信号
而言, Node B 驱动信号, 源端无匹配,终端也无匹配,两次反射波叠加,SI肯定很差啊.
addmyin的可逆性说法我表示怀疑,因为信号传输方向变的的时候,接收端和驱动端的输
入阻抗和输出阻抗是不一样的.
我理解的是,对于双向总线,应该匹配成
Node A --Rs(or RT)-----------Z0-----------Rs(or RT)-----Node B
但是我看到的大多数电路都不是这么 | c*****n
发帖数: 1877 | 6 需不需要匹配和总线的速度也是有关系的。100MHZ的信号在介电常数为3的电路板中传播
，波长也有1米，而一般电路板中总线的长度远小于波长，所以匹配是不需要的，特别是
对于慢速总线，比如I2C,McASP这种总线。
【在 u********t 的大作中提到】
: 受教啦,多谢各位 //bow
: 但是,cariban , 你解释的是阻抗匹配的原理,很专业和仔细. 但是我的疑惑不是说为什
: 么只选用负载和源端之一进行匹配,
: 而是
: 当A drives B: Node A --Rs----->------Z0-----------Node B
: Rs的源端匹配消除二次反射,同时一次反射波把node B电压从1/2提到全部
: 对于双向总线, 当情况变成
: B drives A: Node A Rs------<-----Z0-----------Node B
: Node A这个时候做接收端,输入电阻大,串一个Rs不影响什么, 但是对于这个时候的信号
: 而言, Node B 驱动信号, 源端无匹配,终端也无匹配,两次反射波叠加,SI肯定很差啊.
| i******n
发帖数: 15 | 7 be aware!
someone can get confused here.
even a 10Hz square wave can be considered high speed signal, it depends on
how steep the signal edge is, not the clock cycle.
so even under 100MHz clock, the matching is still very needed, since the
signal's rise time and fall time are usually very short, especially when
you are using modern parts like FPGAs. | c*****n
发帖数: 1877 | 8 这个显然和波形保持度要求有关系。我以前设计过一个FPGA和DDR通讯测试，数据线大
概有
2厘米长，开始我们有负载匹配电阻，但是发现发热问题很难解决，因为FPGA本身就很
热，外围的匹配电阻也要产生大量的热(每个1/16W,但是有64个)。用示波器观察发现在
取消终端波匹配电阻后，波形稍有恶化，但是还是在DDR specification容许范围之内
。后来我们就不再安装匹配电阻。
如果我没有记错的话，PCI总线是不需要匹配的，当然它对驱动源
特殊的要求
【在 i******n 的大作中提到】
: be aware!
: someone can get confused here.
: even a 10Hz square wave can be considered high speed signal, it depends on
: how steep the signal edge is, not the clock cycle.
: so even under 100MHz clock, the matching is still very needed, since the
: signal's rise time and fall time are usually very short, especially when
: you are using modern parts like FPGAs.
| i******n
发帖数: 15 | 9 sometimes people can live without termination, as long as there's no
reliability and yield issues to be concerned, and the pcb traces are short
enough |
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