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EE版 - 求教:VLSI Design 和 Verification Methodology 哪一个 更有 前途些?
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话题: design话题: vlsi话题: 前途
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z******o
发帖数: 3
1
比如,现在你有两个offer,一个作 VLSI Design 一个作 Verification Methodology,
您会选哪一个?
S******s
发帖数: 5376
2
完全两个不同的方向
design还是玩硬件
verification尤其是methodology,完全偏软,OOP了

【在 z******o 的大作中提到】
: 比如,现在你有两个offer,一个作 VLSI Design 一个作 Verification Methodology,
: 您会选哪一个?

z******o
发帖数: 3
3
俺从前做的是VLSI,后来做的是VLSI CAD,所以知道一些硬件,也知道一些软件编程。
纠结呀,不知道哪个更有前途些。
w***o
发帖数: 1806
4
man: design
woman: verification
S******s
发帖数: 5376
5
do you mean?
case(gender)
man : do design
woman: do verification
endcase

【在 w***o 的大作中提到】
: man: design
: woman: verification

w***o
发帖数: 1806
6
assign job = (gender == male) ? design : verification;

【在 S******s 的大作中提到】
: do you mean?
: case(gender)
: man : do design
: woman: do verification
: endcase

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