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EE版 - Vertex 5 的block RAM有谁用过吗?
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I***a
发帖数: 704
1
Vertex 5 的block RAM有谁用过吗?
如何在VHDL文件里 instantiate 一个block RAM? 需要libary/use一个特定Library/
Package吗? Thanks.
DK
发帖数: 194
2
Use coregen, or read the XST user guide to see how to write VHDL in such a
way that xst can infer it for you.....

【在 I***a 的大作中提到】
: Vertex 5 的block RAM有谁用过吗?
: 如何在VHDL文件里 instantiate 一个block RAM? 需要libary/use一个特定Library/
: Package吗? Thanks.

I***a
发帖数: 704
3
Thanks.
还有个问题就是使用Block RAM和使用Slice里面的Register有什么区别?
使用Block RAM省面积, 但是最大时钟频率会变慢?
T******T
发帖数: 3066
4
Using them right now, coregen, could also pre-load mcs image files. pretty
handy.

【在 I***a 的大作中提到】
: Vertex 5 的block RAM有谁用过吗?
: 如何在VHDL文件里 instantiate 一个block RAM? 需要libary/use一个特定Library/
: Package吗? Thanks.

a*****8
发帖数: 261
5
1. google keyword:
"virtex 5 vhdl libraries guide"
2. download the pdf. it should come off xilinx website
3. check page 315. it talks about instance of BRAM..
T******T
发帖数: 3066
6
I guess it would be more optimized, less strain on the ISE during place and
route and timing optimization.

【在 I***a 的大作中提到】
: Thanks.
: 还有个问题就是使用Block RAM和使用Slice里面的Register有什么区别?
: 使用Block RAM省面积, 但是最大时钟频率会变慢?

DK
发帖数: 194
7
If your critical path is through the memory, then probably yes, but this is
really case by case, fpga cad tool can give u very non-deterministic results
, unless u have a very trivial design, its hard to say, especially
considering the routing delay dominates a lot of times.

【在 I***a 的大作中提到】
: Thanks.
: 还有个问题就是使用Block RAM和使用Slice里面的Register有什么区别?
: 使用Block RAM省面积, 但是最大时钟频率会变慢?

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