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EE版 - 有没有这样的集成块:根据两个(高,低)电平的到达的时间差来确定该集成块输出脉宽
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1 (共1页)
j***h
发帖数: 130
1
我想给一个模块输入两个非同步的方波信号(TTL)信号,然后让这两个信号的到达的
时间差(例如两个上升沿的时间差)作为这个模块输出的TTL信号的脉宽。
c*******l
发帖数: 4801
2
SR latch?

【在 j***h 的大作中提到】
: 我想给一个模块输入两个非同步的方波信号(TTL)信号,然后让这两个信号的到达的
: 时间差(例如两个上升沿的时间差)作为这个模块输出的TTL信号的脉宽。

l*****x
发帖数: 3431
3
这个不就是PLL里头的Phase Frequency Detector么,google PLL+PFD就ok

【在 j***h 的大作中提到】
: 我想给一个模块输入两个非同步的方波信号(TTL)信号,然后让这两个信号的到达的
: 时间差(例如两个上升沿的时间差)作为这个模块输出的TTL信号的脉宽。

g****t
发帖数: 31659
4
异或门+3525之类的脉宽调制 就可以了吧。
不需要反馈。

这个不就是PLL里头的Phase Frequency Detector么,google PLL+PFD就ok

【在 l*****x 的大作中提到】
: 这个不就是PLL里头的Phase Frequency Detector么,google PLL+PFD就ok
1 (共1页)
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