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EE版 - If the Pathmill fails
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u*****5
发帖数: 85
1
In VLSI design, if there are some fails reported, then can the chip still
function correctly?
Can anybody tell me? Thanks.
v**c
发帖数: 112
2
LZ说具体一点吧。
fail的不是很清楚,不过之前看到,很多时候warning都没问题。
还有些时候,EDA分析中间会错认某些time path之类的,这个时候电路实际是好的,不
过也会报错。
不过如果是DRC或者LVS这样的错,我想就比较不妙吧...
v**c
发帖数: 112
3
得,没搞清楚pathmill是啥就发言,丢人了~~~
不过时序的分析貌似时常会把好的说成坏的,就看到底为什么工具报错了。
逃~~~
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