d****o
发帖数: 1112 | 1 that usb interface on your board is for programming. I think it is not conn
ected to the FPGA at all. check out your manual for details.
So you can use it unless you do some white wire work. Xilinx has USB ip for
sale but it is not cheap comparing with your board.
impact |
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t**********g
发帖数: 152 | 2 小弟的板子是xilinx spartan3 xc3s200, 现在要做flip flop的回读抓取，那位同学有
经验吗？
命令以及准备工作？ |
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c**d
发帖数: 57 | 3 多谢。其实买了个Xilinx的板。本来计划自学，但是觉得学点software engineer
好象是higher priority，所以就没什么进展。 |
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c*******h
发帖数: 4883 | 4 Did you use igloo? I paid attention to siliconblue, but they don't have good
support for their products. I'd say they are not well prepared for the
market. Btw: the license fee for the IDE is much higher than altera/xilinx/
actel.
igloo |
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s*******y
发帖数: 44 | 5 用XILINX ISE，SYNTHESIZE得到WARNING,
WARNING:Xst:1291 - FF/Latch is unconnected in block .在
线的说明说
Solution
When this warning occurs, a register or latch in your design has been
created, but the output is never connected or the signals or logic it drives
have been trimmed. Check the XST log for messages such as the following to
find signals that have been trimmed out of the design:
"WARNING:Xst:646 - Signal is assigned but never used."
可以我并没有说明里的WARNING，而且有关的信号用来驱动其他部分，并不 |
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l*****x
发帖数: 3431 | 6 xilinx的网站上有免费的power data sheet，Excel格式，不知道能不能用你的netlist
当input
件？ |
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A****e
发帖数: 44 | 7 这个东西应该跟你具体用的芯片有关
FPGA的各大CAD(from Altera, Xilinx, or Mentor Graphics, etc.)应该都可以吧，只
要支持你用的芯片
件？ |
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l******y
发帖数: 204 | 8 TI, Intel, AMD, Qualcomn, RIM, IBM, HUAWEI, Triquint, Analog Devices, Garmin
, Tomtom, Freescale, Mentor Graphics, Synopsys, Cadence, Magma, Xilinx,
Maxim integrated Products
欢迎补充！ |
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h********9
发帖数: 61 | 11 本人现在用FPGA实现一个多路SPI，自动从从spi装置读取数据并通知单片机数据准本好
，单片机通过8位总线读取数据，发现问题是有时候读取的数据加倍，用XILINX的编译
器，当稍微改变参数后再编译，出现问题的通道就可能改变。有谁在UC BERKELEY附近
？有偿帮忙看看问题。 |
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b*******2
发帖数: 2121 | 12 请问大牛：
基本情况是，我用ISE 写了一个小的verilog code，很简单的从A/D 读取数据的小
project 。同时，我用EDK 做了一个 embedded system，可以和 PC communicate，进行数据传输。
我想做的是，把我的 ISE project and verilog code impelement 到 EDK 中。这样只需要通过 run EDK embedded system ，希望可以做成一个读取数据，然后传输数据到 PC 的简单系统。
我的想法就是把 ISE 中的整个 project 做成 custom IP core ，然后加入到 EDK 中，不知道这样可行不？应该怎样实现？ 或者有其他的方法吗？
多谢大牛指点！ |
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k*******k
发帖数: 7 | 13 是可行的，把验证成功的verilog模块以IP core 的形式连到CPU上，就可以实现
PC 和模块的通讯，有wizard你可以用，具体的步骤网上有tutorial,Good luck~ |
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s*****y
发帖数: 1974 | 14 CPU的数字设计已经不是什么新鲜事吧
开源的都很多了，不乏xilinx, sun公司的开源设计
我觉得核心还是EDA，工艺和模拟
国内不做哪个就是核心技术，也不看看美国是不是大部分公司什么都做。ARM本来就靠
卖IP core赚钱，但是一个成品芯片ARM能分到的钱极少，所以他们一直也就算个小公司
，虽然感觉大家都在用他们的东西。现在他们基本能覆盖的市场都覆盖了，跟一般的大
型芯片设计公司比起来还是小的可怜，一年的全部revenue只够别人net income的零头
。以后设计公司会进一步挤压他们能拿到的分额，要求提供按年算而不是按芯片算得
licence什么的。ARM不会做生意，把自己放到工具的位置: ，不会给自己的东西抬价，
一开始的business model就有问题，就跟EDA一样，肯定是被挤压的对象。这个亚洲很
多fab也是这样的，问题根本不在技术什么的，他们自己不看重自己的工作，就像这个
版上很多人，觉得自己做的东西不重要，凡是自己做的自己就先承认不是核心，那别人
肯定就会狠狠的给你压价，让你更加觉得你自己做的东西不重要。其实芯片设计整个流
程，缺了哪个都不行。我个人觉得， |
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s****3
发帖数: 257 | 15 大家听过IMPLEMENTATION OF DSP这个方向么，基本是就是写写RTL CODE来有效的实现
DSP 简单的算法。所谓“有效”就是指（通过XILINX，QUARTUS II 读出REPORT）：要
LOW AREA COST， LOW LATENCY， HIGHER CLK，HIGHER THROUGHPUT。感觉这个方向不
用知道很多的DSP theory的东西，只需要按照算法做实现就好。比如加PIPELINE 在LMS
上；对比下MCM（multiple constant multiplication)和DA(distributed arithmetic)
在FIR，IIR上的应用.
这个方向好找工作么（本人觉得要比DSP theory好找）？适合读PHD么（貌似有点简单
）？麻烦大家讨论写。谢谢。 |
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s*****y
发帖数: 1974 | 16 大公司有sundance
小的可以用GNUradio
TI, Xilinx的网站上也有承销商
俺们公司也有，学校教授开的公司，有意可以战内联系
、Testbed 或者 development kit 之类的产品卖? |
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s*****y
发帖数: 1974 | 18 查USRP板子，基于GNU Radio的
如果只是搞学术，推荐这个
如果是开公司，买Xilinx的开发板，呵呵 |
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l******n
发帖数: 97 | 19 只能联系公司的sales？在xilinx网站上查vertex4，只有defense grade和 space
grade，这能卖给个人么？ |
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j******e
发帖数: 1424 | 20 hehe, power 这块儿我不是自己从头设计， 主要是规划整体的有几个rail， 每一个的
电流和效率， 外加自己加点儿控制和monitoring的电路。 真正MODULE都是买vicor C&
D啥的。 ETHERNET才是俺主要干的， EMBEDDED, FPGA啥的是控制芯片必需的， 其实也
不难， Xilinx, freescale 都有reference design.
找软件的不好找啊， 我们公司2硬件designer 有块20几个做软件的还做不过来. |
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m******n
发帖数: 18 | 21 XC6VSX475T
datasheet has only package size 35x35 with 1mm pitch. Since it is a flip-
chip based BGA, does anyone know the actual die size and flip chip pitch?
Thanks!!! |
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a********e
发帖数: 381 | 22 在chip scope/signal tap里面提前加入pre-synthesis的观测节点。不过有可能被综合
掉。
timing analysis report看过没有？在altera的FPGA上能跑通的话，xilinx上跑不通可
能是IO assignment或者timing的问题 |
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a*****8
发帖数: 261 | 23 1. google keyword:
"virtex 5 vhdl libraries guide"
2. download the pdf. it should come off xilinx website
3. check page 315. it talks about instance of BRAM.. |
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m**e
发帖数: 323 | 24 还有人用DC FPGA?
一般LUT的function用INIT value表示就可以了，
详情参见xilinx的document.
, |
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I***a
发帖数: 704 | 25 我的代码用Quartus II的时候没有任何问题，synthesis和implementation都是成功的，
但是同样的代码在ISE XST synthesis的时候就有错误：
Xst:1706 - Unit : port of FF/Latch has no source
Xst:1847 - Design checking failed
而且这个错误无法解决，因为是什么原因都不知道，不是语法错。
请问有谁碰到过吗？谢谢 |
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kn
发帖数: 2446 | 26 我恰好前端时间研究过precision和ISE，
把我当时记的笔记抄给你：
然后用Precision生成netlist文件：
a. Precision生成EDIF和UCF
b. Xilinx生成top level的NGC。里面包括一个底层设计（precision的module），作
为黑盒子在ISE里面出现
c. 把Precision生成的UCF改名为NCF，因为ISE只支持一个top的UCF文件；而支持多个
NCF文件
d. 将几个文件（EDIF, NCF, NGC）放到一起进行PR综合，生成最终的bit文件。 |
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e*****d
发帖数: 42 | 27 查了下xilinx的高端Vertex 6芯片，似乎美国本土卖的更贵，为什么呢？大虾们指点下
迷津，谢谢！ |
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l******s
发帖数: 1276 | 28 当然是device EDA好，但是ESL有趣多了。
ESl的EDA目前在低潮，第一波的基本已经被收购光了，代表是CoWare被Synopsys收购。
基本上ESL
第一批都跑synosys去了。。
往后几年，第二波ESL的EDA公司兴起，会带动整个SOC设计的突破发展，未来5-10年这
个领域不错。
因为现在管子密度太高了，可以放入大量IP，直接推动ESL的工具需求。这一点的代表
是Xilinx收购
AutoESL。
这个领域很有意思，值得跳进去。。。 |
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G**p
发帖数: 2549 | 29 Setup slack老是负数, route delay非常大(>87.8%),不知道从何下手，怎么办呢？ |
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I***a
发帖数: 704 | 30 In this case, you have to do the floorplanning first |
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G**p
发帖数: 2549 | 32 怎么做Pipeline Parallel呢？
谢谢 |
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G**p
发帖数: 2549 | 33 感觉floorplanning很复杂，应该从那里下手呢？ |
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T******T
发帖数: 3066 | 34 What's your utilization % ? Virtex5? What Freq are you trying to close
timing at ? How much are you over on your worst path delay ?
Are you constraining your design or letting the tool just go at it? Have
you properly defined all your clock domains, false path and multi-cycle path
in the constraint file ? Any non-converted clock gates or Clock mux in
your .srr synthesis report? That could screw up the clock tree for FPGA as
well. |
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G**p
发帖数: 2549 | 35 太复杂了，有没有对初学者速成的法子？
Don't know how to define false path and multi-cycle path, what to see in .
srr synthesis report? and don't know how to use floorplanning, how to do
pipeline:(
path |
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a*****u
发帖数: 157 | 36 it seems your question is: i really know nothing about FPGA, how can i get
my design right...
to be honest, there is no sush shortcut..read the tool manual first, it will
answer all your question like how to set timing constraint and how to use
floorplan...don't expect someone on bbs can teach you.. |
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G**p
发帖数: 2549 | 37 Of course I know sth about FPGA, e.g.writing FPGA codes, VHDL/verilog,
I just feel timing is too complex, wants some shortcut.
I read some manual, manual just say how to set timing, doesn't say how to debug if your timing isn't appropriate.
will |
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o****m
发帖数: 633 | 38 请问如果写constraint的话，怎么写hierarchy呢？
比如一个signal是a.b.c.d.f.signal_A
怎么在ucf文件中写这个signal？ |
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R******m
发帖数: 44 | 39 那用xilinx 写VHDL code， 实现的逻辑电路设计， 算不算 embedded ? |
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P**********c
发帖数: 3417 | 40 他们公司profit margin似乎不高。
一些去年和前年硅谷Semi公司profit margin数据。
Intel: 26%, 12%
AMD: 7%, 7%
SanDisk: 27%, 12%
Nvidia: 7%, -2%
LSI: 2%, -2%
Maxim: 11%, 5%
Xilinx: 27%, 16%
Altera: 40%, 21%
Linear Tech: 35%, 27%
排序按照去年的revenue |
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g*********e
发帖数: 14401 | 41 请问有人知道Xilinx他家的summer intern一般拿多少工资吗?谢谢 |
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P********e
发帖数: 41 | 42 hehe, I work less than 40 hours, since I don't get involved with tape-out.
But I will say the building is very quiet after 6:00PM. |
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n*********8
发帖数: 26 | 43 最近开始学习VHDL，老师留了2个Project,都是关于用Xilinx Spartan3 board实现：控
制2个4位BCD digits（8个switches）同时显示对应的LEDs和2个7-seg数字。用3个push
buttons（Reset, Load, Read）实现对数字的复位，加载和读取功能。另有1个button
用来在MSD和LSD间转换。
我已经看了很多资料，但由于之前没学过，所以对程序语句不是很了解，看得云里雾里
。。知道这里很多懂FPGA的高手，所以想当面请教一下(我在南加LA东区)。如果您帮忙解
决了问题，我愿意
对您的辛勤付出作出适当补偿。
请乐于助人的高手站内联系我。感谢大家！！ |
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l*****x
发帖数: 3431 | 44 xilinx网站上有很多spartan3的参考实例，你说的这些基本可以在里头找到参考
push
button
忙解 |
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d*******l
发帖数: 2567 | 45 start with Xilinx ISE VHDL examples(there are many under the installation
directory), go through the cycle of synthesis/map/PnR/bitGen a couple of
times, you might feel more confident. |
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p**f
发帖数: 3549 | 46 列了一下主要是半导体公司(HQ在美国的)在glassdoor上的review得分。。虽然知道是
跟电影打分那样，谁都可以去评，但你们看看这个单，觉得准确性如何？所以结论是，
大家还是得往apple, qualcomm之类的跳么。。。
apple 3.8
ibm research 3.8
qualcomm 3.7
microchip 3.7
intel 3.6
analog device 3.6
linear tech 3.6
synopsys 3.5
ti 3.4
juniper 3.4
cisco 3.3
mentor graphics 3.3
broadcom 3.2
nvidia 3.2
skyworks 3.2
lsi 3.1
on semi 3.1
amd 3.0
altera 3.0
freescale 2.9
cadence 2.9
micro tech 2.8
sandisk 2.8
marvell 2.7
maxim ic 2.7
xilinx 2.5 |
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P**********c
发帖数: 3417 | 48 在楼主的list里倒数第一而已，比这低的还有很多，比如MaxLinear之类的。
另外就是一个公司每年的评价都有些变化，有的公司评价本身比较少，可能会biased.
总的来说glassdoor上的数据还是基本可靠的，缺点就是往往样本不足。Xilinx待遇
不错，不过前一段时间公司大换血，很多员工抱怨很多。里面印度人也很dominant。
总体上说FPGA这几年还是很好混的, margin很高。 |
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