g*********e
发帖数: 460 | 1 赞 PR就好啊~
WRM不是一月底吗。。。我在plano 介意菜鸟不 跑步五周 会去WRHM打酱油= =
30 |
|
g********s
发帖数: 1969 | 2 PR 就好啊！
膝盖报废了，今年不能跑了。
祝WRM 跑好！ |
|
p***o
发帖数: 216 | 3 啊，那真可惜了。女生第一次跑white rock就能sub4，很不容易了。 |
|
o*******r
发帖数: 4921 | 4 I didn't know the marathons could be so easy... |
|
p***o
发帖数: 216 | 5 预计是1：33，可惜实在不给力。marathon期望sub3：20，目前看来还是有很大难度，3
：25也许更现实。 |
|
|
|
d*******w
发帖数: 110 | 8 Congrats on the PR.
I will be running White Rock half if my injury is not bothering me by then. |
|
m****r
发帖数: 111 | 9 1:56的惭愧飘过。跑完了以后碰到两个说普通话的，很高兴的问他们是不是中国来的。
结果人家一脸冷漠的说马来西亚，就撇过去自己聊了。娘希匹。。。
30 |
|
g***y
发帖数: 829 | 10 white rock加油！这状态前半程PR pace,后半程可以冲3:20
咱这里最好的跑步季节刚开始， 开春应在Austin M再聚聚慰问一下州长，忽悠一下
Houston那帮人也来就好了。
难呀 |
|
|
|
g***y
发帖数: 829 | 13 一直没见过。他在Austin么？去年州长好心在德州召集relay没人响应呀 |
|
d*******w
发帖数: 110 | 14 Did he call for relay last year? I am calling for TIR next year, no response
either. |
|
g***y
发帖数: 829 | 15 This Texas Independence Relay is cheaper and much more funny than Austin
Marathon. I am in, if 6 more runners are available?
$1,000/team or $95/individual
The Challenge
The Texas Independence Relay is composed of 40 relay legs of various lengths
, totaling over 200 miles. The course starts in Bastrop, the most historic
small town in Texas, and it finishes at the San Jacinto Monument, where
Texas Independence was won! To tackle this formidable task, your team will
be composed of 8 to 12 members ... 阅读全帖 |
|
R*****s
发帖数: 41236 | 16 南帝组织下吧，德州的人其实蛮多的
lengths
You |
|
p***o
发帖数: 216 | 17 谢谢鼓励，这次打算和去年一样的策略，前面控制一下速度，保证在dolly hill不撞墙
，后面就随意了。 |
|
L*******r
发帖数: 5448 | 18 0102最牛的球队显然是罗马，各种位置top5的球员有
DR Cafu
DL Candella
DLC Samuel 第一
DRC Lassisi
AMC/FC Totti 第一
MC Emerson 第一
DMC Tommasi
SC 8D
还不包括Montella |
|
|
L*******r
发帖数: 5448 | 20 Panucci那时候在摩纳哥，Aldair不行，替补都踢不上。Lassisi 0102里面
非常强。不过DRC这个位置人才很多，除了Nesta是名副其实的第一以外，其
余的Montero，Iuliano，Thuram，Ayala，Laursen，Terry之类的都差不多，
不像DLC，全世界就Samuel，Hofland和Rustico堪称顶级。两边都能打的还
有Okoronkowo，N'diaye，还有位置是DLC但是习惯脚是右脚的West |
|
|
e******u
发帖数: 537 | 22 新浪体育讯 申花要转让，德罗巴不同意，一直没有得到拖欠工资的德罗巴终于在申花
申请转让之时出手维权了。2月28日，德罗巴委托中国律师向中国足协正式提出解决申
花欠薪的仲裁申请。这也意味着，如果申花和绿地不能妥善解决德罗巴的欠薪问题，将
无法完成转让，绿地也将不能收购申花购权参加新赛季中超联赛。
2月13日，中国足协正式发布公告，通知已受理上海申花[微博]联盛足球俱乐部有
限公司与上海绿地足球俱乐部有限公司的股权转让事宜，公告中明确指出：与申花俱乐
部有关债权债务的争议不能协商解决的，请相关方向中国足球协会仲裁委员会提出仲裁
申请。公示期到2月28日截止，一旦公示期满后，未出现上述情况，或情况已得到解决
，职业联赛理事会将批准该转让行为。
申花转让，原来的诸多债务问题到底如何解决，一直外界非常关心的问题，特别是
国际巨星德罗巴因为申花欠薪早已向国际足联上告。果然，在申花股权转让公示的最后
一天，德罗巴委托的中国律师走进了中国足协，正式向代表德罗巴聘向中国足协提出介
入申花与绿地俱乐部转让事宜，要求中国足协协助解决申花拖欠德罗巴的工资。
据了解，在中国足协发布公告之后，德罗巴曾经与申花俱乐... 阅读全帖 |
|
s*******e
发帖数: 515 | 23 今年在Hawii开的会就那么3个: EIPBN, DRC, ECS;后两个都在Honolulu, 只有第一个在
Big Island,你一说大岛就明白了,呵 |
|
t**********r
发帖数: 2019 | 24 既然有兴趣，99就不用犹豫了吧，ps vita不能直接玩psp的游戏，所以整个psp还是有
价值的。游戏么，我推荐几个超级经典的：
Jeanne Drc
Castlevania
Valkyria Chronicles 2
另外，lz的用词得改一改阿，在本版买游戏跟浪费钱毛关系没有，说的我们都很浪费似
的。。hoho |
|
|
r*********n
发帖数: 13992 | 26 ☆─────────────────────────────────────☆
bengalcat (不吃玛丽的獭獭) 于 (Mon Sep 17 00:25:19 2012, 美东) 提到:
趁5坏坏在能不能讨个提神包？
☆─────────────────────────────────────☆
x5 (买时多流汗，卖时少流血) 于 (Mon Sep 17 00:25:54 2012, 美东) 提到:
早上不是给你了么？
☆─────────────────────────────────────☆
Cynric (噢侧那) 于 (Mon Sep 17 00:26:33 2012, 美东) 提到:
re
☆─────────────────────────────────────☆
bengalcat (不吃玛丽的獭獭) 于 (Mon Sep 17 00:27:12 2012, 美东) 提到:
恩 又饿了。。。
☆─────────────────────────────────────☆
x5 (买时多流汗，卖时少流血) 于 (M... 阅读全帖 |
|
m*d
发帖数: 7658 | 27 大概还没看到后面的DRC的蒙哈谢、1945年的木桐 |
|
f******e
发帖数: 1459 | 28 Since Dream of the Red Chamber provides ample evidences of Cao Xueqin's
incorporation of his family geneology, I don't see why we can't assume a
historical background for the novel.
But DRC is such a great novel that it supports multiple interpretations.
Eventually it is up to the reader to decide whether to assume a historical
background or not.
I don't see your way of reading is necessarily wrong, so in the same way,
please allow readings different than yours. |
|
s******z
发帖数: 1475 | 29 其实我觉得deadline之前熬夜都是自找的，前面抓紧一点，后面就不用熬夜了嘛。。哈
哈~ 像我现在这个tape out其实deadline是31号，我现在画好一个版本并且木有DRC
error了，hoho，不过刚才想了想，觉得可以改得更好一点，明天一天应该可以改好~
我们现在用的TI的process。。。不喜欢TI的process -____-b |
|
i***1
发帖数: 2534 | 30 no, GF产能还是够的，就是他们家design rules比较变态，需要时间去改routing/DRC |
|
c*****n
发帖数: 300 | 31 代工厂和芯片设计公司的关系，也就是富士康和苹果的关系。哪有那么玄乎。代工厂提
供drc rules，芯片设计公司follow就行了。layout虽然重要，在芯片设计的过程中，
并不占多大的比重，注意一些基本的就行了。好的设计，对性能，功耗，yield的重要
性，比单纯layout高得多。
代工厂相对芯片设计公司，就是下游公司。要升级为设计公司，没那么容易的。 |
|
c*******l
发帖数: 4801 | 32 your vias are too dense???
re
I |
|
c*********6
发帖数: 858 | 33 Is the VD2 the power layer?
You maybe need to check you flash shape in your via.
re
I |
|
n*l
发帖数: 44 | 34 Yes VD2 is a power layer. I made VD2 a negative plane.
I'm not sure what is a flash shape?.. Just looked in the PadStack, didn't
find
flash shape option. |
|
n*l
发帖数: 44 | 35 There are some vias in the board are in the middle of nowhere, that is there
aren't any components within 75 mil of their vicinity, and those vias still
give me via-to-shape spacing error.
En, I set the constraint in Setup -> Constraint -> Physical (lines/vias)
rule set : Set Values .. |
|
c*********6
发帖数: 858 | 36 Flash shape in pad will decide how to connect or isolate the via to internal
layers like GND or POWER.
Normally you gotta design the flash before designing the pad or via. |
|
p*****x
发帖数: 17 | 37 行行能出状元.我本科学核物理.现在做数字设计.好上手,数学会二进制就行.高数和数
理方程都还给老师鸟~~~
analog design -> cuicirt design for analog IP like PLL, DLL, Serdes, pad
design
digital design -> verification, RTL, top-level integration (STA, DFT etc)
layout design -> various CAD tools, floorplan, CTS, P&R, LvS, DRC
DSP and communication-> firmware, RTL, algorithm |
|
v**c
发帖数: 112 | 38 LZ说具体一点吧。
fail的不是很清楚，不过之前看到，很多时候warning都没问题。
还有些时候，EDA分析中间会错认某些time path之类的，这个时候电路实际是好的，不
过也会报错。
不过如果是DRC或者LVS这样的错，我想就比较不妙吧... |
|
a******e
发帖数: 331 | 39 你有Synopsys的Solvnet户头吗？有的话可以去以下下载
http://www.synopsys.com/Community/UniversityProgram/Pages/defau
90nm Generic Library Content
Technology Kit
The Technology Kit includes a databook and user guide, symbols, .lib,
Verilog and VHDL simulation models, DRC and LVS decks, HSPICE netlists,
extracted C/RC netlists, GDSII layout views, LEF files, generic SPICE models
, fram views, layout views and runset files.
Digital Standard Cell Library
The Digital Standard Cell Library consists of 340 cells to optimi... 阅读全帖 |
|
m*****t
发帖数: 3477 | 40 【 以下文字转载自 Working 讨论区 】
发信人: azurelan (azure), 信区: Working
标 题: Senior CAD Engineer, also have NCG position
发信站: BBS 未名空间站 (Tue Mar 30 19:11:19 2010, 美东)
Senior CAD Engineer
In this position, the individual will be responsible for developing/
supporting physical verification rule decks (LVS/DRC/ERC) for the layout
group, completing placement and routing flow/methodology development,
developing/supporting/calibrating parasitic extraction flow for design
groups, developing the CAD flow for memory |
|
m*****t
发帖数: 3477 | 41 【 以下文字转载自 JobHunting 讨论区 】
发信人: hillsjobs (one time use), 信区: JobHunting
标 题: Intel Job Openings
关键字: jobs,Intel
发信站: BBS 未名空间站 (Sun Oct 23 19:28:18 2011, 美东)
We are a group in Intel Oregon and is currently hiring a few postions:
610449 1 Analog 10/10/2011 Staff DDR Architect
610450 1 Analog 10/10/2011 Sr. Analog DFT designer
610451 1 Analog 10/10/2011 RTL & ASIC Design Engineer
610452 1 Analog 10/10/2011 Mixed Signal/Digital Validation
610453 ... 阅读全帖 |
|
s******7
发帖数: 1091 | 42 I can send your resume to hiring manager directly if background matches.
Sponsor h1b
experience in Candence or IC station layout tool
Develop new cell generator for designers( DRC Die/Frame)
Layout of new devices
Implement new versions of CAD software
Interface to IT for all kinds of linux problems
1-2 years programming (shell scripts, awk, Perl, C++ type programming
language)
BSCS/ BSEE or above
medium size company in bay area |
|
l******1
发帖数: 85 | 43 拿到一个ARM memory design group 的onsite. 求复习建议。。看job description上
大多关于transistor level，memory,RTL coding的知识。。准备了半天。。电面的时
候问了好多 verification的东西。。觉得答得不太好。。。反到拿到onsite了。。真
心求建议。。贴个job description..
Accountabilities
Contribute in all parts of the memory development flow, starting at
design spec
Understand memory design and development in advanced technology (45nm
and beyond)
Perform physical verification, memory characterization, FE verification,
release procedure and QA flow of the memory compilers
Exp... 阅读全帖 |
|
b*******r
发帖数: 1130 | 44 你这水平其实不错了，有过完整的流片经历，主要是有gap，一般公司怕你不能立马上
手。不过不用害怕，你肯定能handle，找一家不那么push的公司。
我知道有些公司喜欢要女同志做CAD，跑跑LVS，DRC啥的，主要心细就可以了，工资也
不低，不一定非得做design，你有博士title我觉得别人会认为你对整个IC的流程还是
有概念的。另外你老公学CS的，稍微教教你脚本编程，正好适合搞CAD啊。
没必要转会计，会计那里一堆20来岁的小姑娘，而且也很累，工资不高，性价比太低。 |
|
s*******y
发帖数: 130 | 45 有点BT啊……
JOB REQUIREMENTS
* MSEE required, Ph.D. preferred with 5+ years experience in mixed-signal IC
design, with emphasis on analog design. * Experience with several analog/
mixed-signal IC development cycles including design, simulation, layout and
testing.
* Knowledge of PLLs, DLLs, differential ring oscillators, LC tank
oscillators, bandgap references, biasing techniques, SERDES, I/Os,
controllers, high-speed digital circuits and linear feedback system
techniques.
* Experience with transist... 阅读全帖 |
|
i*****t
发帖数: 24265 | 46 用orcad layout自动布线，发现二via似乎连一起了，DRC显示没有任何错误，请教这个
怎么办？忽略不理还是需要设置什么？
多谢！ |
|
|
