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f***y
发帖数: 4447 | 2 https://news.mydrivers.com/1/661/661427.htm
目前全球最先进的半导体工艺已经进入7nm，下一步还要进入5nm、3nm节点，制造难度
越来越大，其中晶体管结构的限制至关重要，未来的工艺需要新型晶体管。来自中科院
的消息称，中国科学家研发了一种新型垂直纳米环栅晶体管，它被视为2nm及以下工艺
的主要技术候选，意义重大。
从Intel首发22nm FinFET工艺之后，全球主要的半导体厂商在22/16/14nm节点开始启用
FinFET鳍式晶体管，一直用到现在的7nm，未来5nm、4nm等节点也会使用FinFET晶体管
，但3nm及之后的节点就要变了，三星在去年率先宣布3nm节点改用GAA环绕栅极晶体管。
根据官方所说，基于全新的GAA晶体管结构，三星通过使用纳米片设备制造出了MBCFET
（Multi-Bridge-Channel FET，多桥-通道场效应管），该技术可以显著增强晶体管性
能，主要取代FinFET晶体管技术。
此外，MBCFET技术还能兼容现有的FinFET制造工艺的技术及设备，从而加速工艺开发及
生产。
前不久三星还公布了3nm工... 阅读全帖 |
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u**u
发帖数: 267 | 3 【 以下文字转载自 Travel 讨论区,原文如下 】
发信人: uwxu (DIBL), 信区: Travel
标 题: My travel/visa plan for Canada-Boston
发信站: The unknown SPACE (Thu May 29 14:02:31 2003) WWW-POST
Day 1: Drive to Montreal,(9 hr), sleep in Montreal
Day 2: sight-seeing in Montreal,
Day 3: sight-seeing in Montreal,drive to ottawa in afternoon, sleep in Ottawa
Day 4: visa appointment at 10 Am, sightseeing in Ottawa, get visa in the
afternoon (if possible), drive to Quebec (4 hr 42 mins), sleep in Quebec
Day 5-6: sight-seeing in Quebec |
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s*****o
发帖数: 22187 | 5 Vds一致吗？是否由于DIBL（drain induced barrier lowering)？ |
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m*******e
发帖数: 119 | 6 有可能是velocity saturation effect.因为你的bias voltage比较高，那些channel短
的可能有carrier velocity saturation,导致实际的Id降低，等效于Vt增加；channel
长的（比如10um)没有velocity saturation,这时Id与W/L成比例。这也解释为什么L很
大时，"Vt"就稳定下来，不再降低。你的这些channel长度和bias可能导致一部分L小的
器件受velocity saturation影响，一部分L大的器件不受velocity saturation影响。L
越小，由velocity saturation 导致的Id的降低越大。
你可以试试设比较低的Vgs 和 Vdsat，在很低电压的情况下，velocity saturation 也
许不会发生，这时Id会按W/L成比例变化。
其它可能的影响因素有：contact resistance (or series resistance) 和effective
channel length. Contact resistance 不会随L而改变，因... 阅读全帖 |
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