A***J 发帖数: 478 | 1 never heard about the first
for the second question.
The way I implement it is like below
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`timescale 1ns/100ps
`define clk_period 100
module clk51(clki, rst, clko);
input clki;
input rst;
output clko;
reg clko;
reg[2:0] cnt;
always #`clk_period clki=~clki
always @ (posedge clki) //count to 5
begin
if(!rst)
cnt=0;
else if (cnt==5)
cnt=0;
else
cnt=cnt+1;
end
always @ (posedge clki) // clko
begin
if(!rst)
clko=0;
else if (cnt<5)
clko= |
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a******m 发帖数: 1468 | 2 算了,我老人家就再不厌其烦地给你答一次疑吧。
PCM1704的介绍上说,时钟信息来自“BCLK”端的输入。数字音频从传输线过来后,要
先过数字滤波器,比如DF1704,时钟信号由DF1704提供。你再去看DF1704的介绍。XTI
,XTO和CLKO组成时钟的晶振电路,提供内部的时钟信号。如果你不识字的话,那里面
的"Crystal/OSC"就是晶体振荡电路的缩写。说明是本地电路提供的本地时钟信号。这
个时钟信号再由BCLKO提供给PCM1704。
表现得理直气壮并不管用。至少专业知识要到一定水准才可以。 |
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t********t 发帖数: 5415 | 4 第二题clko不是50%的吧?要是50%的话奇数分频就得考虑negedge上做动作,或者有没
有别的办法? |
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