g******6
发帖数: 772 | 1 Clk 好贵啊，考虑是买二手还是lease 新车，人在纽约
估計3輛都開過的人沒有。你每種都買一輛，自己開開看就知道了。CLK買trade in的，
MB，bently dealers那兒常有。
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g******6
发帖数: 772 | 2 自己顶，发现CLK原来是停产型号，不过居然比SLK还更贵。。。 |
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S***I
发帖数: 2737 | 3 估計3輛都開過的人沒有。你每種都買一輛，自己開開看就知道了。CLK買trade in的，
MB，bently dealers那兒常有。 |
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B****4
发帖数: 3 | 4 $25,000 OBO
2009 Mercedes-Benz Clk 350 Black exterior with Black Leather interior
trimmed with Burl Walnut Wood, Second owner.
Clean title, NO accident.Garage kept,Brand new tires,Recently Serviced.
Still under original new car warranty.
Certified Pre-Owned Mercedes-Benz. 1 more year/100K mile, Mercedes-Benz ,
Factory-Extended Warranty.
Vin:WDBTJ56H39F263810
Mileage: 19398
Warranty, 321 AMG Sport package, Winter Package, Burl Walnut trim MSRP New $
57,085
Premium I Package, iPod Integration Kit,... 阅读全帖 |
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m***l
发帖数: 12 | 5 大家好,
请教一个关于测试eye diagram的问题.
假如我设计一个PLL, 频率为10GHz, 用示波器来显示输出clk的波形, 所用的示波器必
须同时有一个外部trigger信号, 也就是说, 我需要再输出一个low speed信号来
trigger示波器, 比如clk/32的信号.
那么, 如果我要在示波器上显示输出clk的eya diagram,也应该需要一个和clk同步的低
频信号来trigger示波器, 不知道这个低频信号有什么要求? 比如需要是clk的奇数分频
(eg:clk/31)还是偶数分频(clk/32)还是都行?
不知道那位大哥用过示波器测眼图的, 能给小弟指点一下, 先谢谢了! |
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w*****s
发帖数: 433 | 6 问几个基础问题
1）要做一个实时的数据通路，input有24位，output只有16位。不考虑用先编码后解码
的方法。其中要过一个ram，想到过用32 input/16output的ram，并设置不同的in/out
clk频率。那么是不是说input的clock就应该是output的clock的一半，才能保证数据的
实时传输？用ise自动生成这样的ram后，读写controller应该就分开写吧？
2）采样一个信号，比如用简单的一个2级串联的FF来采样（没有试过，不知可行否），
要求采样频率可调。我用不同divider生成了不同频率的clk，再用mux来选择这些clk，
会出问题否？因为听人说过不宜用mux来选择时钟信号。另外，如果我只是用behavior
来写一个可调的divider，实际生成的电路是不是也是用mux来选不同divider生成的不
同的clk？
3）现在要求采样长度可调。如果用上述FF的方法来做，怎样做到长度可调？比如设置
采样100个clk，采样50个clk，采样200个clk。。。。
问题都很基础，期待解答～谢谢！ |
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p*********e
发帖数: 32207 | 7 GT1@1997：三国
随着BPR GT的影响越来越大，FIA也开始打起了主意，BPR终于还是和FIA合
并，从97年始，BPR GT成为了历史，但它并没有死，而是改名换姓，成了延
续至今的FIA GT。
第一届FIA GT共有11站比赛，珠海站被取消。Porsche 911 GT1被指责为实
际上与其说是基于911还不如说是一部新款962，于是受到了限制。比赛的前
三站，再次回到了McLaren F1 GTR的控制下，直到Mercedes Benz加入战团。
Mercedes Benz的战车取名CLK GTR，听上去只是Mercedes的低端轿跑车
CLK系列的某种衍生型，如果谁要真的这么以为就大错特错了，这只是为了
让人以为它来自量产车的一种伎俩。除了中网的形状故意模仿了CLK，这部
装备一台6.9升V12的MR布局赛车和CLK可说是风马牛不相及，而截止到它出
现在赛场上，还没有生产过哪怕一部街车！当年FIA GT的后八站比赛，有六
站被CLK GTR拿下，这样，整个赛季CLK GTR以6:5成功的压过McLaren F1
GTR，成为当年的冠军车。
不过，CLK GTR并没有赶上 |
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I***a
发帖数: 704 | 8 这个是详细的tco时序报告: PIN_C20的cell delay和interconnect delay 怎么分别是2
.103 ns 和8.358 ns ？为什么这么大？thanks.
Info: tco from clock "CLK" to destination pin "S[23]" through register "S[23
]~reg0" is 14.204 ns
Info: + Longest clock path from clock "CLK" to source register is 3.644
ns
Info: 1: + IC(0.000 ns) + CELL(0.904 ns) = 0.904 ns; Loc. = PIN_Y37;
Fanout = 1; CLK Node = 'CLK'
Info: 2: + IC(0.360 ns) + CELL(0.000 ns) = 1.264 ns; Loc. = CLKCTRL_
G3; Fanout = 104; COMB Node = 'CLK~clkctrl'
... 阅读全帖 |
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o**********r
发帖数: 652 | 9 大家还记得吧，联想网站上说联想Thinkpad T400/500的原装ddr3 内存clk是5.
后来开了T400机壳才发现联想说的时序5大概是相当于ddr2的clk=5,其实是clk=7
内存的标签上写着CL7.
你看到这个时序是6, 不正好说明了它比正常的时序要多1，也就是clk=8 |
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t*******c
发帖数: 306 | 12 程序是实现一个特殊的FIFO, 要求clock 上升沿写入，下降沿读出，在一个clock周期
内可以完成一次读写，我写了以下code, 不过不知道这样实现会不会有问题？如果没问
题的话synthesis之后的话会不会又问题？请教各位，感激不尽 (比较担心的方面是
write pointer 和 read pointer 产生于clock 两个不同的沿，在一起比较，担心会出
问题）
module FIFO(clk, reset, data_in, put, get, data_out, empty,full);
output [15:0] data_out;
output empty;
output full;
input [15:0] data_in;
input put, get;
input reset,clk;
reg [15:0] mem[7:0];
reg [3:0] wr_ptr;
reg [3:0] re_ptr;
assign empty ... 阅读全帖 |
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T******T
发帖数: 3066 | 13 As general note in synchronous digital design, unless clock rate is slow and
absolutely necessary, refrain from using double edged sequential logic. I
would only use it for fast <-> real slow time domain synchronization related
stuff.
DDR sounds cool, and it might seem efficient as hell to be able to
accomplish twice as much operation in only 1 single clock cycle, but when it
comes time to backend STA timing closure, you'll regret not having that
extra slack to deal with worst path circuit delay... 阅读全帖 |
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w*****s
发帖数: 433 | 14 @psf:
多谢多谢！～
for 2）也就是说mux来switch不同频率的时钟信号是不宜的对吧？你说的方法就是设计
一组采样电路，接不同频率的clk，然后用clock enable信号来enable不同的采样电路？
for 3） 是类似于这样的code吗？：
if clk' event and clk=1 then
if (count<= length) then
count=count+1;
else
output<=0;
count<=0;
追加一个问题：
不知是否有人熟悉USB chip，比如cypress的。我把cypress的USB chip设置成slave
FIFO的工作模式，由外部输入48MHz的clk时钟（固定值，@ high speed model），这么
说也就是USB FIFO的读写频率是48MHZ了吧？那为什么说high speed USB传输率有450M
bit/s呢？而不是48M bit/s呢？ 还是说480M bit/s是峰值，也就是说USB chip FIFO一
次打包传出去的data speed？ 如... 阅读全帖 |
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p*********e
发帖数: 32207 | 15 GT1@1998：最后的盛宴
98年FIA GT也象Le Mans一样，分成了GT1和GT2两组。GT1比赛实际上完全
成了Mercedes Benz CLK GTR的独角戏，它包揽了这个赛季全部11站比赛的
胜利！同时，Mercedes也开始了CLK GTR的街车版的生产（最后共生产了25
部，2002年还另外生产了两个型号的改版CLK GTR街车若干部，但数量也极
稀少，价格甚至超过百万美元，而且真正出售的就几乎没有几部，可谓名副
其实的最贵也是最快的奔驰跑车。相比之下，最新的SLR McLaren更像是商
业噱头。令人惊奇的是，广东竟然就有人购入了一部CLK GTR，但似乎很少
公开露面。中国的有钱人真是厉害啊！）。
98年的世界运动原型车锦标赛则是Ferrari的天下，333 SP从此开始了它的
四连冠之旅。不过在难度最大的Le Mans大赛上，Ferrari 333 SP虽然也成
为了唯一杀入前十的C组（或者应该说是LMP组）赛车，但总名次只列在第8
位。本次Le Mans最终成了GT1的全面胜利，但又有谁会想到这将成为GT1的
最后的辉煌呢？
来看一下比赛结果吧。这一次参赛 |
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m*******a
发帖数: 63 | 16 VERILOG里面可以有(always @ posedge'clk or negedge'rst_n)，综合的时候一点问题
都没有，可是如果在VHDL中同时用（rising_edge(clk) 和(falling_edge(reset)就会
出错，把clk和rst都当成了时钟，说不支持MIXED EDGES. 为什么呢？还有就是为什么
要用negedge'rst_n，而不是rst_n, reset 没见过需要edge-triggered的呀。 |
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DK
发帖数: 194 | 17 always @ posedge'clk or negedge'rst_n
是一个register with asynchronous reset，也就是说当rst_n由1-》0的那一下就把
output reset了
楼主你说的不用negedge rst_n的是synchronous reset,就是说reset变0以后，要等到
下一个clk edge, output 才被reset
你可以写:
always@(posedge clk)
begin
if(rst_n=0)
out<=0;
else
out<=in;
end
不需要把reset放到sensitivity list 里面. |
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I***a
发帖数: 704 | 18 我可以先去掉clk的dont_touch_network属性，然后利用已经设置的set_driving_cell和set_max_transition,进行incremental
compile给clk加上buffer，
但是这个不是clock tree synthesis啊，因为没有对插入buffer后clk的skew进行约束.
Design Compiler是不是没有CTS的功能？ 因为Design Compiler没有提供set_max_skew(Quartus II 有这个命令)这样的命令。
thanks. |
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m***9
发帖数: 298 | 19 各种触发器，为什么clk频率过低的话就会出错？比如一个串入并出的移位寄存器，clk
为1MHz时可以正常工作，clk为1kHz时就会有错，请问是什么原因造成的？多谢！ |
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c*********r
发帖数: 19468 | 20 94：
Le Mans 24小时：
GT1：Dauer 962 Le Mans（这个有点胜之不武，用前C组赛车Porsche 962改的）
GT2：Porsche 911 Carrera RSR
IMSA GTS：Nissan 300ZX Turbo
95：
BPR GT：
McLaren F1 GTR
Le Mans 24小时：
GT1：McLaren F1 GTR
GT2：Honda NSX
96：
BPR GT：
McLaren F1 GTR
Le Mans 24小时：
GT1：Porsche 911 GT1
GT2：Porsche 911 GT2
97：
FIA GT：
GT1：Mercedes-Benz CLK-GTR
GT2：Chrysler Viper GTS-R
Le Mans 24小时：
GT1：McLaren F1 GTR
GT2：Porsche 911 GT2
98：
FIA GT：
GT1：Mercedes-Benz CLK-LM（CLK-GTR跑了前两站）
GT2：Chrysler Viper GTS-R
Le Mans 24小时：
GT1：Porsche 9... 阅读全帖 |
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p*********e
发帖数: 32207 | 21 我觉得这个主要还是因为两个原因
1. 奔驰喜欢自己把同一个系列的名字改来改去
2. 奔驰推的新车型常常是没法直接在老明明法则里面找到对应关系的
其实十几年前奔驰的命名要有规律的多
A B C E S(不记得当时有没有B级)是轿车
然后CL表示coupe/convertible,SL表示roadster,K表示小一号
所以分别有SL, SLK, CL, CLK
SUV这条线最开始就是G和M(最开始为啥引入G和ML这两个序号不清楚)
之后估计为了表示比G相对更运动,后出的全尺寸SUV就命名为GL(类比S->SL),
紧接着按照前面K表示小一号,再后出的compact SUV命名为GLK
再往后开始有4 door coupe这种东西出现
考虑到fullsize coupe是CL,新型号就基于CL起名为CLS
再往后产品线再往下延伸,更小号的跟CLS和GL一个形式的就加A后缀
就变成CLA/GLA
然后早先的CL和CLK,奔驰反而新的命名方式里面分别又改回了S coupe和E coupe,
并且又多加了C coupe,相当于把以前的CLK掰成了一上一下两种coupe/convertible,... 阅读全帖 |
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j*********1
发帖数: 122 | 22 Your AutoCheck Vehicle History Report
2004 Mercedes-Benz CLK Class CLK320
Report Run Date: 2010-07-29 06:09:20.348 EDT
VIN: WDBTJ65J74F097259
Year: 2004
Make: Mercedes-Benz
Model: CLK Class CLK320
Style/Body: Coupe 2D
Class: Sport Car - Premium
Engine: 3.2L V6 EFI
Country of Assembly: Germany
Vehicle Age: 6 year(s)
Calculated Owners: 2
Calculated Accidents: 0
Last Reported
Odometer Reading: 73,722
This vehicle's AutoCheck Score
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f******t
发帖数: 7283 | 23 英国不太清楚，法国倒是有不少MB出租车的，不过不一定是E class了，而是CLK class
。这是在法国巴黎街头拍到的CLK出租车。 |
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f******t
发帖数: 7283 | 24 英国不太清楚，法国倒是有不少MB出租车的，不过不一定是E class了，而是CLK class
。这是在法国巴黎街头拍到的CLK出租车。 |
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L*********h
发帖数: 2617 | 25 成心没想买，想再等等看新出的几款车，比如MB GLA, BMW 2 series
mini cooper s
马上就要换代了
I4 turbo
驾驶感觉最好，的确非常fun to drive
踩油门很不习惯，感觉踩得不够狠的时候和完全松开的时候都差不多，一直是2000转速
，踩不踩都一样，没有响应
mini的内饰是让我一直对它不感冒的原因，糙点就不说了，关键是非常简陋，不是现代
车的水平，其实样子可以复古，功能不应该复古阿
mini paceman s
一样的发动机，重了很多，所以油门没有响应的缺点更明显了，驾驶感觉最差
MB CLK
V6
驾驶还行，比较有劲，
加速顺畅均匀，没有mini那种punch的感觉，这个算优点还是缺点要看个人喜好了
MB C class
I4 turbo
用sports mode话感觉很猛，比MB CLK V6还猛，感觉有那么点sports sedan的意思
Audi tts quarttro
I4 turbo
驾驶感觉出乎意料的好。原来以为这车就靠样子好看，又是前驱
开起来加速很有力，最高扭矩输出在1800转，所以在堵车的时候有点控制不好就冲出去
的架势
... 阅读全帖 |
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l*******g
发帖数: 27064 | 26 来来，看看我曾经访问过的一个二手车dealer
1995 MERCEDES-BENZ E CLASS E320
1995 Mercedes-Benz E Class E320 Gardena, California
Exterior: Gray
Interior: Gray Leather
Transmission: Automatic
Engine: 3.2L DOHC 6-cyl
VIN: WDBEA92E0SF335208
Mileage: 200,233 miles
Stock Number: 37650
Our Price
$3,500
Photos Make An Offer
1981 MERCEDES-BENZ 240 SERIES 240D
1981 Mercedes-Benz 240 Series 240D Gardena, California
Exterior: Yellow
Interior: Brown Leather
Transmission: Automatic
Engine: 4 Cyl
VIN: WDBAB23A4BB274046
Mileage: 2... 阅读全帖 |
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g********d
发帖数: 19244 | 27 ☆─────────────────────────────────────☆
foxbat (foxbat) 于 (Fri Nov 1 22:09:56 2013, 美东) 提到:
如果你买了新车而且是非日车，请在此楼里贴个车照片，我会送你10个包子（即100伪
币），此贴永久有效，只要我还有包子就会给你，如果没有，我会在有的时候补给你。
***新车主在贴照片的同时，最好报一下新车的MSRP和税前的成交价，对后人很有帮助
。***
请不要在这楼里攻击谩骂，请版主版务自重、不要删贴。
下面是新车车主的名单，祝贺祝贺！
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时间 车型 车主ID
11/01/2013 2014 passat 18T eqianli
11/01/2014 2013 BMW X3 dukimu
11/01/2013 2013 Ford Focus xinruzhishui
... 阅读全帖 |
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m***h
发帖数: 23691 | 28 三四年前在 Costco问的 ml 四个胎的价格就一千三百多了。除非这个价格有地区差异。
09年路上clk爆胎，去就近Costco换了四个胎。当时折扣之后还要八百多。 clk 的车胎
要比 ml 便宜不少。
出头 |
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t*a
发帖数: 18880 | 36 不熟悉bmw家 suv后座空间. 最近倒是对比过一下CLK vs Tiguan, CLK还是大点... 不
过空间据一老x5车主认为和03的X5差别不大. |
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c******a
发帖数: 600 | 44 在VHDL中，xxx_edge(yy)就隐含了yy为时钟。
你的那个目的，可以用
if reset='0' then
elsif rising_edge(clk) then
end if;
当然，也可以在时钟内判断
if rising_edge(clk) then
if reset='0' then
else
end if;
end if; |
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s*******y
发帖数: 44 | 45 在修改一个别人写的状态机。
always @ (posedge clk or posedge reset)
begin
if(reset) begin
enable <= 0;
.........
end
else begin
case (state)
.......
enable <= some logic;
endcase
end
end
这样就没有错误信息。
可是如果写成
always @ (posedge clk or posedge reset)
begin
if(reset) begin
enable <= 0;
.........
end
else state <= next_state;
end
always @ (sensitivity list)
begin
case (state)
........
enable = some logic;
endcase
end |
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g*********t
发帖数: 24 | 46 Your question sounds not clear to me.
Are you talking about defining delay constraints for CLK signals for
synthesis or CLK gating designs? |
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T******T
发帖数: 3066 | 47 Couple of ways:
Best way:
1) Use 16 bit x N deep Async FIFO with CLKA as input clk, CLKB as
output clk.
more complicated way, but less gates:
2) Use a handshake mechanism, send a REQ signal from A->B
(synchronized),
hold the databus, then wait for an ACK to sync back to A domain before
proceeding to update the databus.
Bad way:
3) Gray code the databus, then send the full 16bits from A-domain
through 2-3 stages of meta flops for each bit to B-domain. |
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p*f
发帖数: 982 | 48 2）不是。只有一个采样电路，用同一个时钟。但是什么时候采样，取决于采样信号，
这个信号从多个不同频率中选一个。
sample_en = (select==1）clock1 :
(select==2) colck2 :
...
if clk'event and clk==1 then
if sample_en ==1 then
sample <= input;
else
sample <= sample |
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